| 主权项 |
1.一种低电压触发静电放电保护电路,系设置于积体电路接合垫处,用以避免该积体电路之内部电路遭致静电放电应力破坏,而该低电压触发静电放电保护电路包括:至少一矽控整流器,分别以其阳极和阴极耦接至该接合垫和电路接地点;以及一NMOS电晶体,系以其汲极耦接至该接合垫,而其闸极和源极互呈电性耦接后连接至该电路接地点。2.如申请专利范围第1项所述之该低电压触发静电放电保护电路,其中,每一该矽控整流器包括:一PNP电晶体,以其射极做为该矽控整流器之该阳极;以及一NPN电晶体,以其集极与该PNP电晶体之基极耦接成一阳极闸,其基极则与该PNP电晶体之集极耦接成一阴极间,而其射极系做为该矽控整流器之该阴极。3.如申请专利范围第2项所述之该低电压触发静电放电保护电路,其中,每一该矽控整流器尚包括:一第一电阻器,耦接于该阳极和该阳极闸之间;以及一第二电阻器,耦接于该阴极和该阴极闸之间。4.如申请专利范围第2项所述之该低电压触发静电放电保护电路,包括两个该矽控整流器。5.如申请专利范围第4项所述之该低电压触发静电放电保护电路,系制于一P型矽基底上,该P型矽基底包括:二N型井区,互为相隔形成于该P型矽基底内;二P型掺杂区,分别形成于该等N型井区内;一第一N型掺杂区,与该等N型井区之同侧互为相隔,形成于该P型矽基底内;一第二N型掺杂区,与该第一N型掺杂区互为相隔,形成于该等N型井区间之该P型矽基底内;以及一闸极结构,形成于该等N型掺杂区间之该P型矽基底上,以其两端分别与该等N型掺杂区互为重叠。图示简单说明:第一图系显示用以说明根据本发明一较佳实施例的电路示意图;第二图系显示用以说明第一图之电路制作于P型矽基底的顶视布局图;第三图系显示用以说明沿第二图III-III线所截之剖面图;以及第四图系显示用以说明沿第二图IV-IV线所截之剖面图。 |
