| 主权项 |
1.一种用以将记忆体和逻辑电路整合于一单一半导体基质上之方法,系包含下列步骤:在该半导体基质上将作为记忆格的区域上以及将作为逻辑电路的区域上形成一氧化场;离子植入第一导电性导入掺杂子于该半导体基质上之第一区中,以作为该记忆格,并用以调整该记忆格的临界电压;离子植入第二导电性导入掺杂子于该半导体基质上的第二区中以作为该逻辑电路的一第一型式之逻辑装置,并用以调整该第一型式的逻辑装置之临界电压;在半导体基质上成长第一绝缘层;离子植入第三导电性导入掺杂子于该半导体基质上之该记忆格的第一区之一区域中,以形成矽记忆体电容的第一部分;离子植入第四导电性导入掺杂子于该半导体基质上之该记忆格的第一区之该区域中,被用于该记忆格以形成矽记忆体电容的第二部分;于该矽记忆体电容的表面上成长第二绝缘层;沉积一多晶矽层;掺杂该多晶矽层;布型该多晶矽层,以在第二绝缘层上形成用于该记忆格的多晶矽储存闸极结构和在该第一绝缘层上形成多晶矽转换闸结构,但在第一绝缘层上形成用于该第一型式的逻辑装置和第二型式的逻辑装置的多晶矽闸极结构;离子植入第五导电性导入掺杂子于该半导体基质上之该记忆格且未由该氧化场,该多晶矽储存闸结构和该多晶矽转换闸结构所覆盖的第一区中,以及该半导体基质中将作为该逻辑电路的第一型逻辑装置,且未由该氧化场和该多晶矽闸极结构所覆盖的第二区中,以形成用于该第一型逻辑装置的轻掺杂的源极和泄极区;离子植入第六导电性导入掺杂子于该半导体基质上将作为该逻辑电路的第二型逻辑装置,且未由该氧化场和该多晶矽闸极结构所覆盖的第二区中,以形成用于该第二型逻辑装置的轻度掺杂的源极和泄极区;沉积一第三绝缘层;各向异性蚀刻该第三绝缘层,以在该多晶矽储存闸极结构之侧边,该多晶矽转换闸结构之侧边和该多晶矽闸极结构之侧边形成绝缘侧壁间隔物;离子植入第七导电性导入掺杂子于该半导体基质上将用于介于该多晶矽转换闸极结构之间的该记忆格的第一区中,以及植入于该半导体基质上将用于该第一型逻辑装置,且未由该氧化场,该多晶矽闸极结构和该绝缘侧壁间隔物所覆盖的第二区中,以形成用于该第一型逻辑装置的重度掺杂之源极和泄极区;离子植入一第八导电性导入掺杂子于该半导体基质上将用于该第二型逻辑装置,且未由该氧化场、该多晶矽闸极结构和该绝缘侧壁间隔物所覆盖的第二区中,以形成用于该第二型逻辑装置的重度掺杂之源极和泄极区;沉积一第四绝缘层;平坦化该第四绝缘层;对该第四绝缘层,介于该多晶矽转换闸结构之间的半导体基质之第一区以及该第一型和第二型逻辑装置的重度掺杂之源极和泄极区做接触开孔;沉积一金属层;和对介于该多晶矽转换闸结构之间的半导体基质之第一区以及该第一和第二型逻辑装置的重度掺杂之源极和泄极区形成金属接点结构。2.根据申请专利范围第1项之方法,其中该用以调整该记忆格的临界电压之第一导电性导入掺杂子为BF2,其系以20至50KeV之能量和约1E12至5E12原子/公分2的掺杂浓度做离子植入,而产生约介于0.5至0.7伏之间的临界电压。3.根据申请专利范围第1项之方法,其中该用以调整该第一逻辑装置的临界电压之第二导电性导入掺杂子为BF2,其系以20至50KeV之能量和约1E12至5E12原子/公分2的掺杂浓度做离子植入,而产生约介于0.5至1.0伏之间的临界电压。4.根据申请专利范围第1项之方法,其中该第一绝缘层为二氧化矽,其系在一氧-蒸气的环境下,以约800至1000℃的温度热成长而成,其厚度约介于40至100A之间。5.根据申请专利范围第1项之方法,其中用以形成该矽记忆电容的第一部分之第三导电性导入掺杂子为硼,其系以50至150KeV的能量和约1E13至5E13原子/公分2的掺杂浓度植入。6.根据申请专利范围第1项之方法,其中用以形成该矽记忆电容的第二部分之第四导电性导入掺杂子为砷,其系以50至100KeV的能量和约1E14至5E14原子/公分2的掺杂浓度植入。7.根据申请专利范围第1项之方法,其中该第二绝缘层为二氧化矽,其系在一氧-蒸气的环境下,以约750至1000℃的温度热成长而成,其厚度约介于40至100A之间。8.根据申请专利范围第1项之方法,其中该第二绝缘层为氮化矽层,系利用LPCVD或PECVD制程在约700至800℃的温度下沉积而成,其厚度约在50至80A之间。9.根据申请专利范围第1项之方法,其中该多晶矽层系利用LPCVD制程在约500至800℃的温度下沉积而成,其厚度约在2000至4000A之间。10.根据申请专利范围第1项之方法,其中该第五导电性导入掺杂子系用以转换该半导体基质上介于该记忆格的多晶矽储存闸极结构和该多晶矽转换闸结构之间的区之导电型式,并形成该第一型逻辑装置的轻度掺杂之源极和泄极区,该第五导电导入掺杂子为磷,系以约10至70KeV的能量,和约1E13至4E13原子/公分2的掺杂浓度植入。11.根据申请专利范围第1项之方法,其中该第七导电性导入掺杂子系用以增加在该半导体基质上之该记忆格的多晶矽转换闸结构之间的区域中之掺杂位准,并用以形成该第一型逻辑装置的重度掺杂之源极和泄极区,该第七导电性导入掺杂子为砷,系以约20至70KeV之间的能量和约1E15至7E15原子/公分2的掺杂浓度植入。12.根据申请专利范围第1项之方法,其中该第四绝缘层为二氧化矽,系利用LPCVD或PECVD制程,在约400至800℃的温度下沉积而成,其厚度约为800至15000A之间。13.根据申请专利范围第1项之方法,其中该金属接点结构是由一钨插子组成,且一上方的金属互连结构系由包含约0.5至3.0%之铜和约0至2.0%之矽的铜组成。14.一种用以将高容量(HiC)之DRAM记忆元和一由N通道(NFET)和P通道(PFET)装置组成的逻辑电路制造于一单一半导体基质上之方法,包含下列步骤:在该半导体基质上将作为该HiC DRAM记忆元的区域上以及将作为逻辑电路的NFET和PFET装置之区域上形成一氧化场;离子植入第一导电性导入掺杂子于该半导体基质上将作为该HiC DRAM记忆元的第一区中,以调整该HiC DRAM记忆元的临界电压;离子植入第二导电性导入掺杂子于该半导体基质上将作为该逻辑电路的该NFET装置区中,该调整该第NFET装置之临界电压;在半导体基质上成长第一绝缘层;离子植入第三导电性导入掺杂子于该半导体基质上将作为该HiC DRAM记忆元的区域中,以形成矽记忆体电容的第一部分;离子植入第四导电性导入掺杂子于该半导体基质上将作为该HiC DRAM记忆元的区域中,以形成矽记忆体电容的第二部分;于该矽记忆体电容的表面上成长第二绝缘层;沉积一多晶矽层;掺杂该多晶矽层;布型该多晶矽层,以在第二绝缘层上形成用于该HiCDRAM记忆元的多晶矽储存闸极结构和在该第一绝缘层上形成多晶矽转换闸结构,但在第一绝缘层上形成用于该逻辑电路的NFET和PFET装置的多晶矽闸极结构;离子植入第五导电性导入掺杂子于该半导体基质上将用于该HiC DRAM记忆元且未由该氧化场,该多晶矽储存闸结构和该多晶矽转换闸结构所覆盖的区中,以及该半导体基质中将作为该逻辑电路的NFET装置,且未由该氧化场和该多晶矽闸极结构所覆盖的区中,以形成用于该NFET装置的轻度掺杂的源极和泄极区;离子植入第二导电性导入掺离子于该半导体基质上将作为该逻辑电路的PEET装置且未由该气化场和该多晶矽闸极结构所覆盖的区中,以形成用于该PEET装置的轻度掺杂的源极和泄极区;沉积一第三绝缘层;各向异性蚀刻该第三绝缘层,以在该多晶矽储存闸极结构之侧边,该多晶矽转换闸结构之侧边和该多晶矽闸极结构之侧边形成绝缘侧壁间隔物;离子植入第七导电性导入掺杂子于该半导体基质上将用于介于该多晶矽转换闸极结构之间的该HiC DRAM记忆元的区中,以及植入于该半导体基质上将用于该逻辑电路的NFET装置,且未由该氧化场,该多晶矽闸极结构和该绝缘侧壁间隔物所覆盖的区中,以形成用于该NFET装置的重度掺杂之源极和泄极区;离子植入一第八导电性导入掺杂子于该半导体基质上将用于该逻辑电路的PFET装置,且未由该氧化场、该多晶矽闸极结构和该绝缘侧壁间隔物所覆盖的区中,以形成用于该NFET装置的重度掺杂之源极和泄极区;沉积一第四绝缘层;平坦化该第四绝缘层;对该第四绝缘层,介于该多晶矽转换闸结构之间的HicDRAM记忆元区以及逻辑电路的PFET装置的重度掺杂之源极和泄极区做接触开孔;沉积一金属层;和对介于该多晶矽转换闸结构之间Hic DRAM记忆元之区以及该逻辑电路的PFET装置的重度掺杂之源极和泄极区形成金属接点结构。15.根据申请专利范围第14项之方法,其中该用以调整该Hic DRAM记忆元的临界电压之第一导电性导入掺杂子为BF2其系以20至50KeV之能量和约1E12至5E12原子/公分2的掺杂浓度做离子植入,而产生约介于0.5至0.7伏之间的临界电压。16.根据申请专利范围第14项之方法,其中该用以调整该逻辑电路的NFET装置的临界电压之第二导电性导入掺杂子为BF2,其系以20至50KeV之能量和约1E12至5E12原子/公分2的掺杂浓度做离子植入,而产生约介于0.5至0.7伏之间的临界电压。17.根据申请专利范围第14项之方法,其中该第一绝缘层为二氧化矽,其系在一氧-蒸气的环境下,以约800至1000℃的温度热成长而成,其厚度约介于40至100A之间。18.根据申请专利范围第14项之方法,其中用以形成HicDRAM记忆元的该矽记忆体电容的第一部分之第三导电性导入掺杂子为硼,其系以50至150KeV的能量和约1E13至5E13原子/公分2的掺杂浓度植入。19.根据申请专利范围第14项之方法,其中用以形成HicDRAM记忆元的该矽记忆体电容的第二部分之第四导电性导入掺杂子为砷,其系以50至100KeV的能量和约1E14至5E14原子/公分2的掺杂浓度植入。20.根据申请专利范围第14项之方法,其中该第二绝缘层为二氧化矽,其系在一氧-蒸气的环境下,以约750至1000℃的温度热成长而成,其厚度约介于40至100A之间。21.根据申请专利范围第14项之方法,其中该第二绝缘层为氮化矽层,系利用LPCVD或PECVD制程在约700至800℃的温度下沉积而成,其厚度约在50至80A之间。22.根据申请专利范围第14项之方法,其中该多晶矽层系利用LPCVD制程在约500至800℃的温度下沉积而成,其厚度约在2000至4000A之间。23.根据申请专利范围第14项之方法,其中该第五导电性导入掺杂子系用以转换该半导体基质上用于该HicDRAM记忆元且介于该多晶矽储存闸极结构和该多晶矽转换闸结构之间的区之导电型式,并形成该逻辑电路的NFET装置的轻度掺杂之源极和泄极区,该第五导电导入掺杂子为磷,系以约10至70KeV的能量,和约1E13至4E13原子/公分2的掺杂浓度植入。24.根据申请专利范围第14项之方法,其中该第七导电性导入掺杂子系用以增加该Hic DRAM中介于多晶矽转换闸结构之间的区域中之掺杂位准,并用以形成该逻辑电路的NFET装置的重度掺杂之源极和泄极区,该第七导电性导入掺杂子为砷,系以约20至70KeV之间的能量和约1E15至7E15原子/公分2的掺杂浓度植入。25.根据申请专利范围第14项之方法,其中该第四绝缘层为二氧化矽,系利用LPCVD或PECVD制程,在约400至800℃的温度下沉积而成,其厚度约在800至15000A之间。26.根据申请专利范围第14项之方法,其中该金属接点结构是由一钨插子组成,且一上方的金属互连结构系由包含约0.5至3.0%之铜和约0至2.0%之矽的铜组成。图示简单说明:图一至十二系以截面图方式例示用以建构二高容量(HiC)的DRAM记忆元以及一逻辑装置的NFET格的制程阶段。图十三至十四系以截面图方式例示该HiC DRAM记忆元的第二实施例,其中系使用一氮化矽层于DRAM记忆元电容器中。 |
