| 主权项 |
1.一种非依电性半导体记忆体元件,包括:一第一记忆体细胞(20),该第一记忆体细胞系电气可抹除及可程式规划的并且储存资料;一第二记忆体细胞(21),该第二记忆体细胞系电气可抹除及可程式规划的并且具有一临界电压,该临界电压系藉着与对该第一记忆体细胞之抹除及写入运作分开地执行对该第二记忆体细胞的抹除和写入运作来被设定;及一感应放大器(25),该感应放大器将分别在该第一和第二记忆体细胞中流动的电流做比较来感应该第一记忆体细胞的状态,其特征系在于设置有一验证电压供应电路(71,72),在一抹除验证运作中,该验证电压供应电路视该第二记忆体细胞之临界电压之实际的値而定,供应抹除验证电压给该第一和第二记忆体细胞的控制闸极,而在一写入验证运作中,该验证电压供应电路视该第二记忆体细胞之临界电压之实际的値而定,供应写入验证电压给该第一和第二记忆体细胞的控制闸极,藉此,即使该第二记忆体细胞的临界电压系实际上与一目标値不符,该抹除和写入验证运作能够适当地被执行。2.如申请专利范围第1项所述之非依电性半导体记忆体元件,其特征系在于该验证电压供应电路包含:一第一部份,在该抹除验证运作中,假定该第二记忆体细胞的临界电压系等于该目标値,该第一部份供应一第一抹除验证电压给该第一记忆体细胞的控制闸极,而在该写入验证运作中,假定该第二记忆体细胞的临界电压系等于该目标値,该第一部份供应一第一写入验证电压给该第一记忆体细胞的控制闸极;及一第二部份,在该抹除验证运作中,该第一部份供应一个反映该第二记忆体细胞之临界电压之实际的値的第二抹除验证电压给该第二记忆体细胞的控制闸极,而在该写入验证运作中,该第一部份供应一个反映该第二记忆体细胞之临界电压之实际的値的第二写入验证电压给该第二记忆体细胞的控制闸极。3.如申请专利范围第2项所述之非依电性半导体记忆体元件,其特征系在于该验证电压供应电路包含第一和第二验证电压产生电路,其中,该第一验证电压产生电路包含:一第一电阻元件,该第一电阻元件具有一个被供应有一第一电压的第一端,和一第二端;一第二电阻元件,该第二电阻元件具有一个被连接至该第一电阻元件之该第二端的第一端,和一第二端;一第三电阻元件,该第三电阻元件具有一个被连接至该第二电阻元件之该第二端的第一端,和一第二端;一第三记忆体细胞,该第三记忆体细胞系一电气可抹除及可程式规划的非依电性记忆体细胞,该第三记忆体细胞具有一个被连接至该第三电阻元件之该第二端的汲极及一临界电压,该临界电压在与该第二记忆体细胞相同的电压条件下藉着抹除和写入运作来被设定;及一第一开关元件,该第一开关元件具有一个被连接至该第三记忆体细胞之一源极的第一端,和一个被供应有一第二电压的第二端,该第二电压系比该第一电压低,在其中,在该抹除和写入验证运作中,该第三记忆体细胞和该第一开关元件系在一导通状态因此该第二抹除验证电压系在该第二电阻元件的该第二端处得到而该第二写入验证电压系在该第二电阻元件的该第一端处得到,及其中,在该抹除验证运作中,该第二验证电压产生电路供应该第二抹除验证电压给该第二记忆体细胞的控制闸极,而在该写入验证运作中,该第二验证电压产生电路供应该第二写入验证电压给该第二记忆体细胞的控制闸极。4.如申请专利范围第1项所述之非依电性半导体记忆体元件,其特征系在于该验证电压供应电路包含:一第一部份,在该抹除验证运作中,该第一部份供应一个反映该第二记忆体细胞之临界电压之实际的値的第三抹除验证电压给该第一记忆体细胞的控制闸极,而在该写入验证运作中,该第一部份供应一个反映该第二记忆体细胞之临界电压之实际的値的第三写入验证电压给该第一记忆体细胞的控制闸极;及一第二部份,在该抹除验证运作中,假定该第二记忆体细胞的临界电压系等于目标値,该第二部份供应一第四抹除验证电压给该第二记忆体细胞的控制闸极,而在该写入验证运作中,假定该第二记忆体细胞的临界电压系等于该目标値,该第二部份供应一第四写入验证电压给该第二记忆体细胞的控制闸极。5.如申请专利范围第4项所述之非依电性半导体记忆体元件,其特征系在于该验证电压供应电路包含第一和第二验证电压产生电路,其中,该第一验证电压产生电路包含:一第三记忆体细胞,该第三记忆体细胞系一电气可抹除及可程式规划的非依电性记忆体细胞,该第三记忆体细胞具有一个被供应有一第一电压的汲极和一临界电压,该临界电压在与该第二记忆体细胞相同的电压条件下藉着抹除和写入运作来被设定;一第一开关元件,该第一开关元件具有一个被连接至该第三记忆体细胞之源极的第一端,和一第二端;一第一电阻元件,该第一电阻元件具有一个被连接至该第一开关元件之该第二端的第一端,和一第二端;一第二电阻元件,该第二电阻元件具有一个被连接至该第一电阻元件之该第二端的第一端,和一第二端;及一第三电阻元件,该第三电阻元件具有一个被连接至该第二电阻元件之该第二端的第一端,和一个被供应有一第二电压的第二端,该第二电压系比该第一电压低,在其中,在该抹除和写入验证运作中,该第三记忆体细胞和该第一开关元件系在一导通状态,因此该第三抹除验证电压系在该第二电阻元件的该第二端处得到,而该第三写入验证电压系在该第二电阻元件的该第一端处得到,及其中,在该抹除验证运作中,该第二验证电压产生电路供应在该第二电阻元件之该第二端处得到的该第四抹除验证电压给该第一记忆体细胞的控制闸极,而在该写入验证运作中,该第二验证电压产生电路供应在该第二电阻元件之该第一端处得到的该第四写入验证电压给该第一记忆体细胞的控制闸极。6.一种验证一非依电性半导体记忆体元件之运作的方法,该非依电性半导体记忆体元件包括:一第一记忆体细胞(20),该第一记忆体细胞系电气可抹除及可程式规划的并且储存资料;一第二记忆体细胞(21),该第二记忆体细胞系电气可抹除及可程式规划的并且具有一临界电压,该临界电压系藉着与对该第一记忆体细胞之抹除及写入运作分开地执行对该第二记忆体细胞的抹除和写入运作来被设定;及一感应放大器(25),该感应放大器将分别在该第一和第二记忆体细胞中流动的电流做比较来感应该第一记忆体细胞的状态,其特征系在于该方法包含如下之步骤:a)在一抹除验证运作中,视该第二记忆体细胞之临界电压之实际的値而定,供应抹除验证电压给该第一和第二记忆体细胞的控制闸极;及b)在一写入验证运作中,视该第二记忆体细胞之临界电压之实际的値而定,供应写入验证电压给该第一和第二记忆体细胞的控制闸极,藉此,即使该第二记忆体细胞的临界电压系实际上与一目标値不符,该抹除和写入验证运作能够适当地被执行。7.一种非依电性半导体记忆体元件,包括:一第一记忆体细胞(20),该第一记忆体细胞系电气可抹除及可程式规划的并且储存资料;一第二记忆体细胞(21),该第二记忆体细胞系电气可抹除及可程式规划的并且具有一临界电压,该临界电压系藉着与对该第一记忆体细胞之抹除及写入运作分开地执行对该第二记忆体细胞的抹除和写入运作来被设定;及一感应放大器(25),该感应放大器将分别在该第一和第二记忆体细胞中流动的电流做比较来感应该第一记忆体细胞的状态;其特征系在于设置有一验证电压供应电路(71,72),在一抹除验证运作中,该验证电压供应电路视该第二记忆体细胞之临界电压之实际的値而定,供应抹除验证电压给该第一和第二记忆体细胞的控制闸极,藉此,即使该第二记忆体细胞的临界电压系实际上与一目标値不符,该抹除验证运作系能够适当地被执行。8.一种非依电性半导体记忆体元件,包括:一第一记忆体细胞(20),该第一记忆体细胞系电气可抹除及可程式规划的并且储存资料;一第二记忆体细胞(21),该第二记忆体细胞系电气可抹除及可程式规划的并且具有一临界电压,该临界电压系藉着与对该第一记忆体细胞之抹除及写入运作分开地执行对该第二记忆体细胞的抹除和写入运作来被设定;及一感应放大器(25),该感应放大器将分别在该第一和第二记忆体细胞中流动的电流做比较来感应该第一记忆体细胞的状态,其特征系在于设置有一验证电压供应电路(71,72),在一写入验证运作中,该验证电压供应电路视该第二记忆体细胞之临界电压之实际的値而定,供应写入验证电压给该第一和第二记忆体细胞的控制闸极,藉此,即使该第二记忆体细胞的临界电压系实际上与一目标値不符,该写入验证运作系能够适当地被执行。图示简单说明:第一图系一习知快闪记忆体元件的方块图;第二图系被使用于在第一图中所显示之快闪记忆体元件中之一记忆体细胞的示意横截面图;第三图系被设置于在第一图中所显示之快闪记忆体元件中之感应放大器的电路图;第四图系被使用于在第一图中所显示之快闪记忆体元件中之一参考细胞之汲极电流对控制闸极电压特性的图表;第五图系用于设定该参考细胞之临界电压之一临界电压设定电路的电路图;第六图系一个产生该等真细胞之验证电压之电路的电路图;第七图系一个产生该等参考细胞之验证电压之电路的电路;第八图系本发明之第一实施例之一非依电性半导体记忆体元件之一部份的电路图;第九图系在第八图中所显示之一临界电压设定电路和在第八图中所显示之一参考细胞验证电压产生电路之一构形之部份的电路图;第十图系用于说明本发明之第一实施例之非依电性半导体记忆体元件之运作的电路图,在其中,对一参考细胞的抹除运作系当该参考细胞的临界电压被设定时被执行;第十一图系用于说明本发明之第一实施例之非依电性半导体记忆体元件之运作的电路图,在其中,对该参考细胞的抹除运作系当该参考细胞的临界电压被设定时被执行;第十二图系用于说明本发明之第一实施例之非依电性半导体记忆体元件之运作的电路图,在其中,对该参考细胞的写入运作系当该参考细胞的临界电压被设定时被执行;第十三图系用于说明本发明之第一实施例之非依电性半导体记忆体元件之运作的电路图,在其中,对该参考细胞的写入运作系当该参考细胞的临界电压被设定时被执行;第十四图系用于说明本发明之第一实施例之非依电性半导体记忆体元件之运作的电路图,在其中,对该真细胞的抹除验证运作系当该真细胞的临界电压被设定时被执行;第十五图系用于说明本发明之第一实施例之非依电性半导体记忆体元件之运作的电路图,在其中,对该真细胞的写入运作系当该真细胞的临界电压被设定时被执行;第十六图系该参考细胞之汲极电流对控制闸极电压的图表;第十七图系本发明之第二实施例之一非依电性半导体记忆体元件之部份的电路图;第十八图系本发明之第二实施例之非依电性半导体记忆体元件之一部份的电路图;第十九图系用于说明本发明之第二实施例之非依电性半导体记忆体元件之运作的电路图,在其中,对一参考细胞的抹除运作系当该参考细胞的临界电压被设定时被执行;第二十图系用于说本发明之第二实施例之非依电性半导体记忆体元件之运作的电路图,在其中,对该参考细胞的抹除运作系当该参考细胞的临界电压被设定时被执行;第二一图系用于说本发明之第二实施例之非依电性半导体记忆体元件之运作的电路图,在其中,对该参考细胞的写入运作系当该参考细胞的临界电压被设定时被执行;第二二图系用于说明本发明之第二实施例之非依电性半导体记忆体元件之运作的电路图,在其中,对该参考细胞的写入运作系当该参考细胞的临界电压被设定时被执行;第二三图系用于说明本发明之第二实施例之非依电性半导体记忆体元件之运作的电路图,在其中,对该真细胞的抹除验证运作系当该真细胞的临界电压被设定时被执行;及第二四图系用于说明本发明之第一实施例之非依电性半导体记忆体元件之运作的电路图,在其中,对该真细胞的写入运作系当该真细胞的临界电压被设定时被执行。 |
