积体缓冲器电路(二)

摘要

一种积体缓冲器电路，具有两个反相器，其相互串联连接。电路节点在该两反相器间。至少该第１反相器是CMOS反相器，用于输入信号IN。CMOS反相器具有ｎ型通道电晶体，连接到第１供电电位。ｐ型通道电晶体源极连接定电流源。第１致动电晶体连接在第１反相器ｎ型通道电晶体及电路节点间。第２致动电晶体并联连接定电流源及第１反相器ｐ型通道电晶体所形成之组态。一致动电晶体闸极连接缓冲器电路之致动输入。一致动信号出现在致动输入处，使其能在干扰情形中，在已知全部时间之过程中，使缓冲器电路去致动。MOS电晶体可作为定电流源之作用。然后，一MOS电晶体连接到第２供电电位，且其闸极位在参考电位，其具有一值，总是对第２供电电位具有一定值差。在操作期间，该 MOS电晶体导通。

主权项

1.一种积体缓冲器电路,包含:一第1反相器,具有一输入用于接收输入信号,及一定电流源;一第2反相器,串联连接该第一反相器,该2反相器具有一输出以传送该缓冲器电路之输出信号,及一电路节点连接在该第1及第2反相器;该第1反相器是一种CMOS反相器,包括第1及第2电晶体,该第1及第2电晶体串联连接跨在该电路节点,且是相互相反之通道型;该第1反相器之第1及第2电晶体,具有电气连接闸极,形成该第1反相器之输入;该第1反相器之第1电晶体,具有源极连接到第1供电电位;该第1反相器之第2电晶体,具有源极连接到该定电流源;该第1电晶体具有汲极,第1致动电晶体具有载流路径连接在该第1电晶汲极及该电路节点间;一第2致电晶体,具有载流路径并联连接在该第1反相器之第2电晶体及定电流源所形成之路径上;及缓冲器电路之一致动输入,该第1及第2致动电晶体之闸极,连接到该致动输入。2.如申请专利范围第1项之积体缓冲器电路,其中该定电流源包括一MOS电晶体,连接在该第1反相器之第2电晶体源极及第2供电电位间,该MOS电晶体,在缓冲器电路操作期间电气导通,且其有闸极在缓冲器电路操作期间接数参考电位,该参考电位具有和该第2供电电位相差一定量値。3.如申请专利范围第2项之积体缓冲器电路,其中该MOS电晶体是p型通道MOS电晶体。4.如申请专利范围第2项之积体缓冲器电路,包括该参考电位之产生装置,该产生装置包含电阻装置及二极体装置,该二极体装置连接在该MOS电晶体闸极及该第2供电电位间;且该电阻装置连接在该MOS电晶体闸极及该第1供电电位间。5.如申请专利范围第2项之积体缓冲器电路,包括该参考电位之产生装置,该产生装置包括电阻装置及二极体装置;该电阻装置是一种分压器型电阻器,具有第1电阻器部及第2电阻器部;该第1及第2电阻器部,在相互面对之端处,连接到该MOS电晶体闸极,且形成该电阻装置之电位拾接器;该二极体装置连接在该第1电阻器部及该第2供电电位间;及该第2电阻器部连接到该第1供电电位。6.如申请专利范围第2项之积体缓冲器电路,包括该参考电位之产生装置,该产生装置包含第1及第2电阻器部及二极体装置;该第1及第2电阻器相互彼此连接及该MOS电晶体闸极;该二极体装置连接在该第1电阻器及该第2供电电位间;及该第2电阻器连接到该第1供电电位。7.如申请专利范围第4项之积体缓冲器电路,其中该二极体装置是一种电晶体切换为二极体,且至少是一p-n接面二极体。8.如申请专利范围第5项之积体缓冲器电路,其中该二极体装置是一种电晶体切换为二极体,且至少是一p-n接面二极体。9.如申请专利范围第6项之积体缓冲器电路,其中该二极体装置是一种电晶体切换为二极体,且至少是一p-n接面二极体。10.如申请专利范围第2项之积体缓冲器电路,包括一电容器,连接在该MOS电晶体闸极及该第1供电电位间。11.如申请专利范围第2项之积体缓冲器电路,包括一电容器,连接在该第1反相器输入及该MOS电晶体闸极间。12.如申请专利范围第2项之积体缓冲器电路,包括第1电容器,连接在该MOS电晶体闸极及该第1供电电位间,及第2电容器,连接在该第1反相器输入及该MOS电晶体闸极间。13.如申请专利范围第12项之积体缓冲器电路,其中至少该第1及第2电容器之一是一种MOS变容器。14.如申请专利范围第2项之积体缓冲器电路,包括一磁滞电晶体,具有通道路径连接在该电路节点及该第1供电电位间,及具有闸极连接到该第2反相器输出。15.如申请专利范围第14项之积体缓冲器电路,其中该磁滞电晶体是n型通道电晶体。16.如申请专利范围第14项之积体缓冲器电路,其中该磁滞电晶体具有饱合电流小于该定电流源之电流。17.如申请专利范围第2项之积体缓冲器电路,包括一磁滞电晶体,具有通道路径连接在该电路节点及该第二供电电位间,及具有闸极连接到该第2反相器输出。18.如申请专利范围第17项之积体缓冲器电路,其中该磁滞电晶体是p型通道电晶体。19.如申请专利范围第17项之积体缓冲器电路,其中该磁滞电晶体具通道有宽度及通道长度之通道,该通道长度及该通道宽度具有一比値,此比値小于该第1反相器第1电晶体通道之通道宽度对通道长度之比値。20.如申请专利范围第1项之积体缓冲器电路,包括第1磁滞电晶体,具有通道路径连接在该电路节点及该第1供电电位,且具有闸极连接到该第2反相器之输出,及第2磁滞电晶体,具有通道路径连接在该电路节点及该第2供电电位间,且具有闸极连接到该第2反相器输出。21.如申请专利范围第20项之积体缓冲器电路,其中该第1磁滞电晶体是n型通道电晶体,而该第2磁滞电晶体是p型通道电晶体。22.如申请专利范围第1项之积体缓冲器电路,其中该第1及第2致动电晶体是相互相反通道型。23.如申请专利范围第1项之积体缓冲器电路,其中该第1及第2致动电晶体是相同通道型,且包括一第3反相器连接在该致动输入及该第1及第2致动电晶体之一之闸极间。图示简单说明:图一至七是根据本发明各种电路实施例之示意电路图;图八及九是示意电位图;图十是表示范例尺寸之图示;图十一及十二是本发明电路构成进一步实施例之电路图。