| 主权项 |
1. 一种积体电路,包括一类比至数位(A/D)转换器,包含:一偏置源用以提供一偏置讯号;和第一参考阵列,包括多数的胞用以由一输入讯号和偏置讯号产生第一输出讯号,由偏置讯号产生第二输出讯号,和由第一和第二输出讯号产生一A/D输出讯号。2. 如申请专利范围第1项所述之积体电路,其中第一参考阵列具有一单极构造,且和偏置源共同操作以由一双极输入讯号产生A/D输出讯号。3. 如申请专利范围第1项所述之积体电路,进一步包含:一组胞开关用以连接偏置源和第一参考阵列之相关胞。4. 如申请专利范围第1项所述之积体电路,其中第一参考阵列进一步包括一组开关用以在第一参考阵列中连接一电流槽和相关胞之相关电流源。5. 如申请专利范围第1项所述之积体电路,进一步包含:第一开关用以提供相关于输入讯号之输入电流至第一参考阵列;第二开关用以提供相关于偏置讯号之偏置电流至第一参考阵列;其中第一参考阵列,回应第一开关之关闭和第二开关之打开,而由具有第一极性之第一输入电流产生A/D输出讯号,和回应第二开关之关闭和第一开关之切换,而由具有第二极性之第二输入电流产生A/D输出讯号。6. 如申请专利范围第1项所述之积体电路,进一步包含:第二参考阵列,包括偏置源。7. 如申请专利范围第6项所述之积体电路,进一步包含:分割机构,用以藉由多数之胞分割来自第二参考阵列之多数胞之输出値之和。8. 如申请专利范围第6项所述之积体电路,进一步包含:一被动分制器,其操作性的连接至第一参考阵列之多数胞之至少之一。9. 如申请专利范围第6项所述之积体电路,进一步包含:一电容操作性的连接至一输出节点,而该输出节点连接至第一和第二参考阵列;和一时间控制电路,用以在电容藉由第一和第二参考阵列之一之充电和放电时,计数时钟循环。10. 一种A/D转换器,用以转换双极输入讯号为数位输出码,包含:一偏置电流源用以提供一偏置电流;和第一参考阵列具有单极构造且包括多数之胞,每个胞包括一电流源,用以由一输入讯号和偏置讯号产生第一输出讯号,由偏置讯号产生第二输出讯号,和由第一和第二输出讯号产生一A/D输出码。11. 如申请专利范围第10项所述之A/D转换器,进一步包含:一组胞开关用以连接偏置源和第一参考阵列之相关胞。12. 如申请专利范围第10项所述之A/D转换器,其中第一参考阵列进一步包括一组开关用以在第一参考阵列中连接一电流槽和相关胞之相电电流源。13. 如申请专利范围第10项所述之A/D转换器,进一步包含:第一开关用以提供相关于输入讯号之输入电池至第一参考阵列;第二开关用以提供偏置电流至第一参考阵列;其中第一参考阵列,回应第一开关之关闭和第二开关之打开,而由具有正极性之第一输入电流产生A/D输出码,和回应第二开关之关闭和第一开关之切换,而由具有负极性之第二输入电流产生A/D输出讯号。14. 如申请专利范围第10项所述之A/D转换器,进一步包含:第二参考阵列,具有单极构造且包括多数之胞,每个胞包括一胞电流源,其中至少一个胞电流源操作当成偏置电流源。15. 如申请专利范围第14项所述之A/D转换器,进一步包含:控制电路,用以藉由多数之胞分割来自第二参考阵列之多数胞之输出値之和。16. 如申请专利范围第14项所述之A/D转换器,进一步包含:一被动分裂器,其操作性的连接至第一参考阵列之多数胞之至少之一。17. 如申请专利范围第14项所述之积体电路,进一步包含:一电容操作性的连接至一输出节点,而该输出节点连接至第一和第二参考阵列;和一时间控制电路,用以在电容由第二参考阵列充电时,计数预定数目之时钟循环,和用以在电容由第一参考阵列放电时,计数可变数目之时钟循环。18. 一种方法,包含步骤为:应用一输入讯号和一偏置讯号至第一参考阵列;决定来自于相关于输入讯号和偏置讯号之第一参考阵列之第一输出讯号;移去来自第一参考阵列之输入讯号;决定来自于相关于偏置讯号之参考阵列之第二输出讯号;和决定相关于来自第一和第二输出讯号之输入讯号之类比至数位(A/D)讯号。19. 如申请专利范围第18项所述之方法,其中决定第一输出讯号之步骤包括之步骤为:连接一电流槽和在第一参考阵列中相关胞之相关电流源。20. 如申请专利范围第18项所述之方法,其中应用输入讯号和偏置讯号之步骤包括之步骤为:关闭第一开关以应用输入讯号至第一参考阵列;和关闭第二开关以应用偏直讯号至参考阵列;和移动包括打开第一开关之步骤之输入讯号之步骤。21. 如申请专利范围第18项所述之方法,其中应用偏置讯号至第一参考阵列之步骤包括之步骤为:提供来自第二参考阵列之偏置讯号。22. 如申请专利范围第21项所述之方法,包含之步骤为:在由第一和第二参考阵列之至少之一对电容充电和放电时,以一计时器计数时钟循环;和使用所计数之时钟循环,决定相关于第一参考阵列之第二参考阵列之输出。23. 如申请专利范围第21项所述之方法,进一步包含之步骤为:决定第二参考阵列之多数胞之输出之和;以多数胞分割该和,以决定一共同値;和应用此共同値至第二参考阵列之每个多数胞。图示简单说明:图1为已知A/D转换器之方块图;图2为图1之方块图之更详细的图式;图3为第一实施例所揭示之A/D转换器之方块图;图4为图3之方块图之更详细的图式;图5为第二实施例所揭示之A/D转换器之方块图;图6为图5之方块图之更详细图式;图7为所揭示A/D转换器之替代实施例之方块图;图8为所揭示A/D转换器之另一替代实施例之方块图;图9为所揭示A/D转换器之操作方法之流程图;和图10-12为用以决定所揭示之A/D转换器之输出胞之方法之 |
