| 主权项 |
1. 一种半导体记录装置其特征为具备:格阵列含有被配置在列的2N(N≧2)位元线对,每条位元线对被连接至复数动态型记忆体,及第1感知增幅器阵列系以N第1感知增幅器电路被配置在一侧的第1行之格阵列所构成,每个感知增幅器电路被连接至位元线对的一个N,及第2感知增幅器阵列系以N第2感知增幅器电路被配置在另侧的第2行之格阵列所构成,每个感知增幅器电路被连接至位元线对的另一个N;另外,位元线对系为以每M(M≧2)位元线区分为第1及第2感知增幅器电路。2. 如申请专利范围第1项之半导体记忆装置,其中进而,具备在位元线对M的末端与第1或第2感知增幅器阵列之间的范围,在于该范围被分歧为第1信号线及第2信号线。3. 如申请专利范围第2项之半导体记忆装置,其中每一感知增幅器电路含有补偿电路系以第1,第2及第3MOS电晶体所构成,补偿电路系为补偿至相于位元线对之中间电位,第1信号线系为连接所控制的第1,第2及第3MOS电晶体与一部分的闸极,另外第2信号线系为分歧线连接所供给的控制信号至第1信号线。4. 如申请专利范围第3项之半导体记忆装置,其中第1信号线系以聚合矽配线所形成,第2信号线系以金属配线所形成。5. 如申请专利范围第2项之半导体记忆装置,其中每一感知增幅器电路含有以中间电位补偿相当于位元线对的补偿电路,第1信号线系为以配线层将中间电位供给至补偿电路,及第2信号线系为以分歧配线层将中间中位供应至第1信号线。6. 如申请专利范围第5项之半导体记忆装置,其中第1信号线系以复数扩散层配线所形成,第2信号线系以金属线所形成。7. 如申请专利范围第1项之半导体记忆装置,其中M为2。8. 如申请专利范围第1项之半导体记忆装置,其中M为4。9. 如申请专利范围第1项之半导体记忆装置,其中位元线对横过邻近的感知增幅器电路之尾端而形成间隙的区域,在该区域第1信号线及第2信号线被分歧,以等间隙的配置感知增幅器电路。图示简单说明:第1图系为表示本发明的实施例之平面图。第2图系为详细的表示本发明的实施例之平面图。第3图系为更详细的表示本发明的实施例之平面图。第4图系为表示本发明感知增幅器的详情之电路构成图。第5图系为表示本发明的间隙部周围之图案之平面图。第6图系为表示本发明的间隙部周围之图案之别的平面图。第7图系为与实施例比较而表示本发明的变形例之平面图。第8图系为表示过去例的动态型半导体记忆装置的磁心部之平面图。第9图系为表示过去例的感知增幅器电路的详情之电路构 |
