| 主权项 |
1. 一种半导体装置,包含N通道MOS电晶体,其中第二 导 电汲极区和源极区分开形成在第一导电半导体基 底表面附 近,闸电极经由闸极绝缘膜在该汲极区与该源极区 之间形 成在该半导体基底上,其中该汲极区具有大于510@ su1@ su8cm@su-@su3的最大杂质浓度,在该半导体基底表面 之 该汲极区的杂质浓度分布在该闸电极下之该源极 区的方向 单调减少。2. 如申请专利范围第1项之半导体装置 ,其中该汲极区和 该闸电极经由该闸极绝缘膜具有重叠部,在该源极 区方向 之该重叠部的长度大于5(。3. 如申请专利范围第1 项之半导体装置,其中半导体装置 具有该闸电极电连接源极区的结构。4. 如申请专 利范围第1项的半导体装置,其中半导体装置 具有该闸电极电连续逐步围绕该汲极区的结构。5 . 如申请专利范围第1项之半导体装置,其中当该该 闸极 区和该源极区接地且电压逐步施于该汲极区时,该 N通道 MOS电晶体进行双极操作,该双极操作的保持电压大 于该 半导体装置之操作电源电压的上限电压。6. 如申 请专利范围第1项的半导体装置,另包括电连接外 侧的外部端和在该半导体基底上含有MOS电晶体的 内部电 路,该外部端和该内部电路电连接,该外部端电连 接该N 通道MOS电晶体,当该闸极区和该源极区接地且电压 逐步 施于该汲极区时,该N通道MOS电晶体进行双极操作, 该双 极操作的触发电压低于该内部电路之MOS电晶体 之 双极操 作的触发电压。7. 如申请专利范围第1项的半导体 装置,另包括在该半导 体基底上含有MOS电晶体的内部电路,该N通道MOS电 晶体 接连在外部电路与该内部电路之间。8. 如申请专 利范围第1项的半导体装置,其中半导体装置 以小于1.5V的最小操作电压来操作。9. 如申请专利 范围第1项的半导体装置,其中半导体装置 以大于12V的最大操作电压来操作。10. 如申请专利 范围第1项的半导体装置,其中该半导体 基底经由绝缘膜形成在支持基底上。11. 如申请专 利范围第7项的半导体装置,另包括将功率 送到该内部电路的至少二端子,其中该N通道MOS电 晶体介 于且电连接在该二端子之间。12. 如申请专利范围 第11项的半导体装置,其中半导体装 置以小于1.5的最小操作电压或大于12V的最大操作 电压来 操作。13. 如申请专利范围第11项的半导体装置,其 中以平坦形 状而论,包括该半导体基底之晶片的一边尺寸小于 1.5mm 。14. 如申请专利范围第11项的半导体装置,另包括 输入预 定电压的开关电晶体。控制该开关电晶体的开关 控制电路 、电连接该开关电晶体的线圈,具有该N通道MOS电 晶体电 连接在该开关电晶体与该线圈间之结构的开关调 节器。15. 如申请专利范围第1项的半导体装置,另 包括从外侧 输入信号的输入端、电连接该输入端的内部电路, 电连接 该输入端的静电保护元件,该静电保护元件由该N 通道MOS 电晶体制成。16. 如申请专利范围第15项的半导体 装置,其中该N通道 MOS电晶体的汲极区电连接该输入端,该源极区接地 。17. 如申请专利范围第15项的半导体装置,其中该 输入端 和该内部电路经由电阻器电连接。18. 如申请专利 范围第15项的半导体装置,另包括输出信 号到外侧的输出端、电连接该输出端的内部电路, 电连接 该输出端的静电保护元件,该静电保护元件由该N 通道MOS 电晶体制成。19. 如申请专利范围第18项的半导体 装置,其中该N通道 MOS电晶体的汲极区电连接该输出端,该源极区接地 。20. 如申请专利范围第18项的半导体装置,其中该 输出端 和该内部电路经由电阻器电连接。21. 如申请专利 范围第18项的半导体装置,其中该内部电 路的输出区包括由一对NMOS电晶体和PMOS电晶体组 成的反 相器,该反相器的输出区电连接该输出端,该NMOS电 晶体 是该N通道MOS电晶体。22. 如申请专利范围第18项的 半导体装置,其中该内部电 路的输出区包括开路汲极电晶体,该开路汲极电晶 体电连 接该输出端,该N通道MOS电晶体电连接该输出端。23 . 如申请专利范围第22项的半导体装置,其中该开 路汲 极电晶体经由电阻器电连接该输出端。24. 如申请 专利范围第18项的半导体装置,其中该N通道 MOS电晶体的闸电极电连接该内部电路的输出区,该 N通道 MOS电晶体的汲极区电连接该输出端。25. 如申请专 利范围第1项的导体装置,另包括具有输出 信号到外侧和从外侧输入信号之功能的输入/输出 端、电 连接该输入/输出端的内部电路、电连接该输入/ 输端的 静电保护元件,该静电保护元件由该N通道MOS电晶 体制成 。26. 如申请专利范围第25项的导体装置,另包括由 成对 NMOS电晶体和PMOS电晶体组成的第一和第二反相器, 该第 一反相器的输入区连接该输入/输出端,输出区连 接该内 部电路,该第二反相器的输出区连接该输入/输出 端,输 入区连接该内部电路。27. 如申请专利范围第26项 的半导体装置,其中该NMOS电 晶体由该N通道MOS电晶体制成。28. 如申请专利范 围第1项的导体装置,另包括以小于5V 之电源电压来操作的内部电路和电连接该内部电 路的输出 端,该输出端电连接该N通道MOS电晶体和以大于12V 之电 源电压来操作的外部电路。29. 如申请专利范围第 28项的半导体装置,其中该内部电 路和该输出端经由NMOS电晶体电连接,该NMOS电晶体 的闸 极和该内部电路电连接,该NMOS电晶体的汲极电连 接该输 出端,该NMOS电晶体由该N通道MOS电晶体制成。30. 一 种半导体装置的制法,包含下列步骤: 将大于510@su1@su4/cm@su3的第一反导电杂质至少选择 性引至第一导电半导体基底; 形成闸极绝缘膜; 形成闸电极; 引入大于110@su1@su5/cm@su3的第二反导电杂质。31. 一种半导体装置的制法,包含下列步骤: 至少在第一导电半导体基底上形成闸电极; 选择性引入第一反导电杂质; 在闸电极上形成侧壁垫片; 引入大于310@su1@su5/cm@su3的第二反导电杂质。32. 一种半导体装置的制法,包含下列步骤: 至少在第一导电半导体基底上形成闸电极; 在闸电极上形成侧壁垫片; 引入大于310@su1@su5/cm@su3的反导电杂质。图示简单 说明: 图1是方块图,显示本发明第一实施例的NMOS电晶体 电路 ; 图2是电路图,测量本发明第一实施例的NMOS电晶体 特性 ; 图3是显示本发明第一实施例的NMOS电晶体特性; 图4是本发明第一实施例之NMOS电晶体的剖面图; 图5显示本发明第一实施例的NMOS电晶体特性; 图6是本发明第一实施例之NMOS电晶体的剖面图; 图7是本发明第一实施例之NMOS电晶体的等效电路 图; 图8是本发明第一实施例之NMOS电晶体的剖面图; 图9显示本发明第一实施例NPN电晶体特性; 图10A和10B显示本发明第一实施例的双极操作; 图11显示本发明第一实施例的双极操作特性; 图12是显示本发明第一实施例之双极操作的第二 崩溃; 图13A和13B显示本发明第一实施例之双极操作的电 流; 图14A和14B是本发明第一实施例之NMOS电晶体的剖面 图; 图15是本发明第一实施例之MOS电晶体的透视图; 图16显示本发明第一实施例的温度和电阻値特性; 图17是本发明第一实施例之MOS电晶体的透视图; 图18显示本发明第一实施例的软漏; 图19显示本发明第一实施例之NMOS电晶体的剖面图; 图20A和20C是显示本发明第一实施例之软漏的能带; 图21A和20C是显示本发明第一实施例之软漏的能带; 图22显示本发明第一实施例之NMOS电晶体的杂质浓 度轮廓 ; 图23显示本发明第一实施例之NMOS电晶体的杂质浓 度轮廓 ; 图24A至24E是剖面图,显示本发明第一实施例的NROM 电晶 体制程; 图25显示本发明第一实施例之NROM电晶体特性; 图26显示本发明第一实施例之NROM电晶体特性; 图27是方块图,显示本发明第一实施例之NROM电晶体 电路 ; 图28是本发明第一实施例之NROM电晶体的平面图; 图29是本发明第一实施例之NROM电晶体的平面图; 图30显示本发明第一实施例的NROM电晶体特性; 图31是电路图,测量本发明第一实施例的NROM电晶体 特性 ; 图32是电路图,测量本发明第一实施例的NROM电晶体 特性 ; 图33是方块图,显示使用本发明第二实施例之NROM电 晶体 的电路; 图34是本发明第二实施例的特性; 图35是本发明第二实施例的特性; 图36显示本发明第二实施例的特性; 图37是方块图,显示关于本发明第二实施例之NROM关 闭电 晶体的电路; 图38是方块图,显示关于本发明第二实施例之NROM电 晶体 的电路; 图39是方块图,显示关于本发明第二实施例之NROM关 闭电 晶体的电路; 图40是方块图,显示关于本发明第二实施例之NROM电 晶体 的电路; 图41是方块图,显示关于本发明第二实施例之NROM关 闭电 晶体的电路; 图42是方块图,显示关于本发明第三实施例之NROM关 闭电 晶体的电路; 图43A和43B是方块图,显示关于本发明第四实施例之 NROM 关闭电晶体电路; 图44是方块图,显示本发明第四实施例的环振荡器 电路; 图45显示本发明第四实施例的特性; 图46是方块图,显示本发明第五实施例的半导体装 置的电 路; 图47显示本发明第六实施例的半导体积体电路装 置特性; 图48是本发明第七实施例的半导体积体电路装置 的剖面图 ; 图49是方块图,显示本发明第七实施例的半导体积 体电路 装置的电路; 图50是方块图,显示习知输入保护电路; 图51显示习知输入保护电路的特性; 图52是具有解释本发明第一实施例之双极操作之 焦耳热破 坏之CONV结构之MOS电晶体的示意图; 图53显示本发明第一实施例的NROM电晶体平坦部; 图54a显示沿着图53之线A-A'的剖面, 图53b显示未掺杂NROM离子之NMOS电晶体类似部分的 剖面 , 图53c显示沿着图53之线B-B'的剖面; 图55A和55E是剖面图,以处理次序显示NROM电晶体制 程, 是本发明第一实施例的一个应用例; 图56是剖面图,显示NROM电晶体(偏移CONV),是本发明 第 一实施例的应用例; 图57显示在图56之方向A从点y之偏移CONV电晶体的杂 质轮 廓,是本发明第一实施例的应用例; 图58显示偏移CONV电晶体本身的ESD免除性,是本发明 第 一实施例的应用例; 图59代表解释本发明之IC集积的ESD免除性; 图60显示扩散层深度(X@ssi)与表面杂质浓度(Cs)的关 系 ,显示设计本发明之NMOS电晶体汲极结构的方针; 图61显示晶片尺寸与电源间之ESD免除性的关系,以 解释 本发明第四实施例; 图62是方块图,显示本发明第八实施例的第一半导 体积体 电路装置电路; 图63是方块图,显示本发明第八实施例的第一半导 体积体 电路装置电路; 图64显示本发明第八实施例之NROM电晶体的I-V特性; 图65(a)至65(d)是符号图,显示本发明第九实施例的 半导 体装置(TVS); |
