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<P>Dispositif comportant: <BR/> - un oscillateur à fréquence variable (11) commandé par une tension (VCD) issue d'une capacité (13) <BR/> - un circuit pompe de charge (15) chargeant ou déchargeant la capacité (13) <BR/> - un détecteur de phase (19) comparant la phase d'un signal produit par un oscillateur de référence (21) à la phase du signal de sortie de l'oscillateur à fréquence variable (11) après division de fréquence dans un diviseur (17), détecteur fournissant des signaux de commande (UP), (DWN) au circuit pompe de charge (15) <BR/> - une porte logique (31) détectant l'état actif simultané des signaux de commande (UP), (DWN) dont le signal de sortie est appliqué au détecteur de phase (19) en tant que signal de remise à zéro (RST) de ce détecteur, après passage dans un dispositif de retardement (53). <BR/> Selon l'invention, le dispositif de retardement comporte un transistor annexe (40e) appairé à l'un des transistors (40a-40b, 40c-40d) constituant les sources de courant du circuit pompe de charge (15), et des moyens (57, 59, 60, 62) pour émettre le signal de remise à zéro (RST) lorsque le courant du transistor annexe (40e) atteint une fraction déterminée de son courant nominal. <BR/> Applications: synthétiseurs de fréquence</P>
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