| 主权项 |
1.一种积体电路包括:一数位控制振荡器(即810);该振荡器(即810)包括一边缘延迟振荡器(即100,200)用以因应于数位时钟脉冲而产生数位振荡器脉冲,每一个该振荡器脉冲含有一上升缘及一下降缘;该边缘延迟振荡器(即100,200)进一步用以因应于一延迟信号以延迟至少其中一个振荡器脉冲的边缘。2.根据申请专利范围第1项之积体电路,其中该边缘延迟振荡器(即100,200)包括一上升缘触发的振荡器(即100)。3.根据申请专利范围第1项之积体电路,其中该边缘延迟振荡器(即100,200)包括一下降缘触发的振荡器(即200)。4.根据申请专利范围第2项之积体电路,进一步并包括:一下降缘触发的振荡器(即200),该下降缘触发之振荡器系搭配以因应于一数位延迟信号来延迟此下降缘触发之振荡器的至少其中一个脉冲边缘;以及一数位逻辑闸(即300),该振荡器(即100,200)之输出端系耦合至该逻辑闸(即300)的输入端。5.根据申请专利范围第4项之积体电路,其中该逻辑闸(即300)包括一逻辑及闸(即300)。6.一种减少一数位输出信号的相位量化之方法,该方法包括以下步骤:在一实质上预定之频率下,产生一第一数位脉冲串列,每一个第一串列的数位脉冲均具有一上升缘及一下降缘;在一实质上预定之频率下,产生一第二数位脉冲串列,每一个第二串列的数位脉冲均具有一上升缘及一下降缘,此第二串列与第一串列不同相,在第二串列中,至少有其中一个数位脉冲的某一边缘被延迟大约为至少半个实质上预定之频率的周期;以及将至少包含一个边缘延迟的脉冲之第二串列与第一串列相结合,藉以提供此数位输出信号。7.根据申请专利范围第6项之方法,其中的结合步骤包括运用一数位逻辑动作来将数位脉冲的第二串列与数位脉冲的第一串列相结合。8.根据申请专利范围第7项之方法,其中运用一数位逻辑动作来结合之步骤包括运用一逻辑AND的动作。9.根据申请专利范围第6项之方法,其中产生数位脉冲的第二串列之步骤包括产生一数位脉冲的第二串列,其相位对应此第一串列大约偏离1/4个预定频率之周期。图示简单说明:图1所示为根据本发明的一个数位控制振荡器(DCO)之实施例的线路图。图2所示为一锁相回路(PLL)之实施例的方块图,此PLL可包含一根据本发明的一个DCO之实施例。图3所示为一数位脉冲串列的时序图,此数位脉冲串列可与根据本发明之DCO的一个实施例相结合。图4-7所示为其他或另外可供选择之数位脉冲串列的时序图,这些数位脉冲串列可与根据本发明之DCO的一个实施例相结合。图8所示为一传统之递增-递减计数器DCO。图9所示为一数位脉冲串列的时序图,此数位脉冲串列可与图8所示之递增-递减计数器DCO的实施例相结合。图10为一真値表图,表示一数位延递信号以及对根据本发明之一个DCO的实施例所要的相位调整之间的关系。图11所示为用以产生数位延迟信号来控制一个根据本发明 |
