| 摘要 |
<P>La présente invention concerne un procédé de commande d'un circuit du type premier entré-premier sorti permettant de gérer m mots de n bits. <BR/> Ce circuit est constitué par n registres à décalage à m étages en série, les étages pairs étant commandés par un premier signal d'horloge et les étages impairs par un second signal d'horloge, les signaux d'horloge ne se chevauchant pas. <BR/> Dans ce cas, le procédé comporte: <BR/> - une première étape d'écriture dans laquelle chaque mot est écrit, en fonction des signaux d'horloge, dans deux étages successifs, cette première étape se terminant lorsque m/2 mots sont écrits; <BR/> - une deuxième étape d'écriture dans laquelle à chaque signal d'horloge, on interdit successivement l'écriture dans le mi è m e étage jusque dans le premier étage, l'écriture étant réalisée selon la première étape dans les étages non encore interdits, et <BR/> - une étape de lecture consistant à décaler successivement les mots d'un étage dans l'autre à chaque signal d'horloge, la lecture d'un mot étant réalisée à la fin du décalage. <BR/> Il peut être mis en œuvre dans un circuit tel que représenté à la figure 5. <BR/> L'invention s'applique, notamment, au traitement des lignes vidéo HD.MAC.</P>
|
