| 主权项 |
1.一种半导体装置,包含: 一n-通道MISFET,包括形成于一半导体基板中的源极/ 汲极区域,在该等源极/汲极区域之间具有通道区 域,以及形成在该通道区域上之金属矽化物的第一 闸极,在该通道区域及该第一闸极之间夹置有闸极 绝缘膜;以及 自该第一闸极之侧壁至该第一闸极之上表面,形成 于该第一闸极上的第一绝缘膜,其具有1.0至2.0GPa之 拉伸应力,以及该第一绝缘膜对该通道区域施与拉 伸应力。 2.如申请专利范围第1项之半导体装置,其中一金属 矽化物膜系形成在该半导体基板之该源极/汲极区 域的表面。 3.如申请专利范围第1项之半导体装置,其中该第一 绝缘膜包含氮化矽。 4.如申请专利范围第1项之半导体装置,进一步包含 :形成在该半导体基板及该第一绝缘膜之间且覆盖 该源极/汲极区域的第二绝缘膜。 5.如申请专利范围第4项之半导体装置,进一步包含 另一MISFET,其包括第二闸极,其闸极长度比该第一 闸极之闸极长度长,以及其中形成延伸于该第二闸 极上的第二绝缘膜,以及该第二闸极具有多晶矽闸 极结构或多晶矽化物闸极结构。 6.如申请专利范围第4项之半导体装置,其中该第二 绝缘膜包含氧化矽。 7.如申请专利范围第4项之半导体装置,进一步包含 :形成于该第二绝缘膜及该第一绝缘膜之间且延伸 于该第一闸极上的第三绝缘膜。 8.一种半导体装置,包含: 一p-通道MISFET,包括在半导体基板中的源极/汲极区 域,在该等源极/汲极区域之间具有通道区域,以及 形成于该通道区域上之金属矽化物的第一闸极,在 该通道区域及该第一闸极之间夹置有闸极绝缘膜; 以及 形成在该第一闸极上,由该第一闸极之侧壁至该第 一闸极之上表面的第一绝缘膜,具有1.0至3.0 GPa之 压缩应力,以及该第一绝缘膜对该通道区域施与一 压缩应力。 9.如申请专利范围第8项之半导体装置,其中一金属 矽化物膜系形成在该半导体基板之该源极/汲极区 域的表面。 10.如申请专利范围第8项之半导体装置,其中该第 一绝缘膜包含氮化矽。 11.如申请专利范围第8项之半导体装置,进一步包 含:形成在该半导体基板及该第一绝缘膜之间且覆 盖该源极/汲极区域的第二绝缘膜。 12.如申请专利范围第11项之半导体装置,进一步包 含另一MISFET,其包括第二闸极,其闸极长度比该第 一闸极之闸极长度长,以及其中形成延伸于该第二 闸极上的第二绝缘膜,以及该第二闸极具有多晶矽 闸极结构或多晶矽化物闸极结构。 13.如申请专利范围第11项之半导体装置,其中该第 二绝缘膜包含氧化矽。 14.如申请专利范围第11项之半导体装置,进一步包 含:形成于该第二绝缘膜及该第一绝缘膜之间且延 伸于该第一闸极上的第三绝缘膜。 15.一种制造半导体装置之方法,包含: 形成一n-通道MISFET,包括形成于一半导体基板中的 源极/汲极区域,在该等源极/汲极区域之间具有一 通道区域,以及形成在该通道区域上之多晶矽的第 一闸极,在该通道区域及该第一闸极之间夹置有闸 极绝缘膜; 在该半导体基板及该n-通道MISFET上形成第一绝缘 膜;其中该第一绝缘膜在该第一闸极上薄薄地形成 ,以及在该源极/汲极区域上厚厚地形成; 蚀刻该第一绝缘膜,以暴露该第一闸极; 将形成该第一闸极之该多晶矽取代成金属矽化物; 以及 在该第一闸极上,由该第一闸极之侧壁至该第一闸 极之上表面形成第二绝缘膜,且具有1.0至2.0 GPa之 拉伸应力。 16.如申请专利范围第15项之制造半导体装置之方 法,其中形成该MISFET的步骤包含: 在该半导体基板上形成闸极绝缘膜及多晶矽膜; 将该多晶矽膜之表面抛光成平坦;以及 图案化该多晶矽膜以形成该第一闸极。 17.如申请专利范围第15项之制造半导体装置之方 法,进一步包含于形成该MISFET之后及在形成该第一 绝缘膜之前,在该半导体基板之该源极/汲极区域 的表面上形成金属矽化物膜。 18.如申请专利范围第17项之制造半导体装置之方 法,其中该金属矽化物膜亦形成在该第一闸极上。 19.如申请专利范围第15项之制造半导体装置之方 法,其中 在形成该MISFET中,在该半导体基板上形成包括第二 闸极之另一MISFET,该第二闸极之闸极长度比该第一 闸极之闸极长度长, 该第一绝缘膜系薄薄地在该第一闸极上形成以及 厚厚地在该源极/汲极区域及该第二闸极上形成, 以及 蚀刻该第一绝缘膜,以致于在该源极/汲极区域及 该第二闸极上留下该第一绝缘膜及自该第一闸极 去除该第一绝缘膜。 20.如申请专利范围第15项之制造半导体装置之方 法,其中该第一绝缘膜包含藉由高密度电浆CVD或旋 转涂覆所形成之氧化矽。 21.如申请专利范围第15项之制造半导体装置之方 法,其中在蚀刻该第一绝缘膜的步骤中,该第一绝 缘膜系在未使用光罩下蚀刻。 22.一种制造半导体装置之方法,包含: 形成一p-通道MISFET,包括形成位于一半导体基板中 的源极/汲极区域,在该等源极/汲极区域之间具有 一通道区域,以及形成在该通道区域上之多晶矽的 第一闸极,在该通道区域及该第一闸极之间夹置有 闸极绝缘膜; 在该半导体基板及该p-通道MISFET上形成第一绝缘 膜;其中该第一绝缘膜在该第一闸极上薄薄地形成 ,以及在该源极/汲极区域上厚厚地形成; 蚀刻该第一绝缘膜,以暴露该第一闸极; 将形成该第一闸极之该多晶矽取代成金属矽化物; 以及 在该第一闸极上,由该第一闸极之侧壁至该第一闸 极之上表面形成第二绝缘膜,且具有1.0至3.0 GPa之 压缩应力。 23.如申请专利范围第22项之制造半导体装置之方 法,其中形成该MISFET的步骤包含: 在该半导体基板上形成闸极绝缘膜及多晶矽膜; 将该多晶矽膜之表面抛光成平坦;以及 图案化该多晶矽膜以形成该第一闸极。 24.如申请专利范围第22项之制造半导体装置之方 法,进一步包含于形成该MISFET之后及在形成该第一 绝缘膜之前,在该半导体基板之该源极/汲极区域 的表面上形成金属矽化物膜。 25.如申请专利范围第24项之制造半导体装置之方 法,其中该金属矽化物膜亦形成在该第一闸极上。 26.如申请专利范围第22项之制造半导体装置之方 法,其中 在形成该MISFET中,在该半导体基板上形成包括第二 闸极之另一MISFET,该第二闸极之闸极长度比该第一 闸极之闸极长度长, 在形成该第一绝缘膜中,该第一绝缘膜系薄薄地在 该第一闸极上形成以及厚厚地在该源极/汲极区域 及该第二闸极上形成,以及 在蚀刻该第一绝缘膜中,蚀刻该第一绝缘膜以致于 在该源极/汲极区域及该第二闸极上留下该第一绝 缘膜,及自该第一闸极去除该第一绝缘膜。 27.如申请专利范围第22之制造半导体装置之方法, 其中该第一绝缘膜包含藉由高密度电浆CVD或旋转 涂覆所形成之氧化矽。 28.如申请专利范围第22项之制造半导体装置之方 法,其中在蚀刻该第一绝缘膜的步骤中,该第一绝 缘膜系在未使用光罩下蚀刻。 图式简单说明: 第1图为根据本发明之一具体例的半导体装置之示 意截面图; 第2A图至第2C图、第3A图至第3C图、第4A图至第4C图 、第5A图至第5B图、第6A图至第6B图,以及第7A图至 第7B图显示根据本发明之第一具体例之半导体装 置在其制造方法的步骤中的截面图; 第8A图及第8B图为解释藉由平坦化作为闸极之多晶 矽膜的表面所产生之效果的图; 第9图为根据本发明之第二具体例之半导体装置的 示意截面图; 第10A图至第10C图及第11A图至第11C图为根据本发明 之第二具体例之半导体装置在其制造方法的步骤 中的截面图;以及 第12图为根据本发明之一改良具体例之半导体装 置的示意截面图。 |
