| 主权项 |
1.用于产生同步资料之资料闩锁器包括:被偶资料 脉冲触 发产生第一个逻辑状态信号之第一个路径,该第一 个路径 被奇资料脉冲触发以产生第二个逻辑状态信号;被 该偶资 料脉冲触发以产生第二逻辑状态信号之第二路径, 该第二 路径其被该奇资料脉冲触发以产生该第一个逻辑 状态信号 ;结合连接该第一与该第二路径以产生该同步资料 之组合 逻辑。2.如申请专利范围第1项所述之资料闩锁器, 其中第一路 径包括第一组多个连接之正反器。3.如申请专利 范围第2项所述之资料闩锁器,其中该第一 组多个正反器包括第一个,第二个及第三个正反器 ,每一 个正反器具有一资料输入端,一时脉输入端,及一 第一个 输出端。4.如申请专利范围第3项所述之资料闩锁 器,其中该第一 个正反器包括一第二个输出端,及其中该第一个正 反器之 该第一个输出端被连接至该第二个正反器之该资 料输入端 ,该第一个正反器之该第二个输出端被连接至该第 一个正 反器之该资料输入端,及该第二正反器之该第一个 输出端 被连接至该第三个正反器之该资料输入端。5.如 申请专利范围第4项所述之资料闩锁器,其中该第 二 路径包括第二组多个连接之正反器。6.如申请专 利范围第5项所述之资料闩锁器,其中该第二 组多个正反器包括第四个,第五个及第六个正反器 ,每一 个正反器亦具有一资料输入端,一时脉输入端,及 一第一 个输出端。7.如申请专利范围第6项所述之资料闩 锁器,其中该第四 个正反器之该第一个输出端被连接至该第五个正 反器之该 资料输入端,及该第五正反器之该第一个输出端被 连接至 该第六个正反器之该资料输入端。8.如申请专利 范围第7项所述之资料闩锁器亦包括一资料 输入线及一时脉输入信号线。9.如申请专利范围 第8项所述之资料闩锁器,其中该第一 及该第四正反器之该时脉输入端被连接至该资料 输入线。10.如申请专利范围第9项所述之资料闩锁 器,其中该第 二,第三,第五与第六个正反器之该时脉输入端被 连接至 该时脉输入信号线。11.如申请专利范围第10项所 述之资料闩锁器,亦包括一 重置信号线,其中每一个该正反器亦包括连接至该 重置信 号线之重置端。12.如申请专利范围第10项所述之 资料闩锁器,其中该第 一个正反器之该资料输入端经由一反相器,被连接 至该第 四个正反器之该输入端。13.如申请专利范围第12 项所述之资料闩锁器,其中该组 合逻辑包括第一,第二及第三个NAND闸,每一NAND闸具 有 第一个输入端,第二个输入端及一输出端。14.如申 请专利范围第13项所述之资料闩锁器,其中该第 三个正反器之该第一个输出端被连接至该第一个 NAND闸之 该第二个输入端。15.如申请专利范围第14项所述 之资料闩锁器,其中该第 二个正反器之该第一个输出端被连接至该第一个 NAND闸之 该第一个输入端。16.如申请专利范围第15项所述 之资料闩锁器,其中该第 六个正反器之该第一个输出端被连接至该第二个 NAND闸之 该第二个输入端。17.如申请专利范围第16项所述 之资料闩锁器,其中该第 五个正反器之该第一个输出端被连接至该第二个 NAND闸之 该第一个输入端。18.如申请专利范围第17项所述 之资料闩锁器,其中该第 一个NAND闸之该输出端被连接至该第三个NAND闸之 该第一 个输入端,及其中该第二个NAND闸之该输出端被连 接至该 第三个NAND闸之该第二个输入端。19.如申请专利范 围第18项所述之资料闩锁器,其中该第 三个NAND闸之该输出线产生该同步资料信号。20.如 申请专利范围第12项所述之资料闩锁器,其中该组 合逻辑包括第一及第二个AND闸,及一个OR闸,其中每 一 AND闸及该OR闸具有第一个输入端,第二个输入端及 一输 出端。21.如申请专利范围第13项所述之资料闩锁 器,其中该第 三个正反器之该第一个输出端被连接至该第一个 AND闸之 该第二输入端。22.如申请专利范围第21项所述之 资料闩锁器,其中该第 二个正反器之该第一个输出端被连接至该第一个 AND闸之 该第一个输入端。23.如申请专利范围第22项所述 之资料闩锁器,其中该第 六个正反器之该第一个输出端被连接至该第二个 AND闸之 该第二个输入端。24.如申请专利范围第23项所述 之资料闩锁器,其中该第 五个正反器之该第一个输出端被连接至该第二个 AND闸之 该第一个输入端。25.如申请专利范围第24项所述 之资料闩锁器,其中该第 一个AND闸之该输出端被连接至该OR闸之该第一个 输入端 ,及其中该第二个AND闸之该输出端被连接至该OR闸 之该 第二个输入端。26.如申请专利范围第25项所述之 资料闩锁器,其中该OR 闸之该输出线产生该同步资料信号。27.用于产生 闸控时脉信号之时脉闸包括:被偶资料脉冲 触发产生第一个逻辑状态信号之第一个路径,该第 一个路 径被奇资料脉冲触发以产生第二个逻辑状态信号; 被该偶 资料脉冲触发以产生该第二逻辑状态信号之第二 路径,该 第二路径其被该奇资料脉冲触发以产生该第一个 逻辑状态 信号;及结合连接该第一与该第二路径以产生该闸 控时脉 信号之组合逻辑。28.如申请专利范围第27项所述 之时脉闸,其中该第一路 径包括第一组多个连接之正反器。29.如申请专利 范围第28项所述之时脉闸,其中该第一组 多个正反器包括第一个,第二个及第三个正反器, 每一个 正反器具有一资料输入端,一时脉输入端,及一第 一个输 出端。30.如申请专利范围第29项所述之时脉闸,其 中该第一个 正反器亦包括一第二个输出端,及其中该第一个正 反器之 该第一个输出端被连接至该第二个正反器之该资 料输入端 ,该第一个正反器之该第二个输出端被连接至该第 一个正 反器之该资料输入端,及该第二正反器之该第一个 输出端 被连接至该第三个正反器之该资料输入端。31.如 申请专利范围第30项所述之时脉闸,其中该第二路 径包括第二组多个连接之正反器。32.如申请专利 范围第31项所述之时脉闸,其中该第二组 多个正反器包括第四个,第五个及第六个正反器, 每一个 正反器具有一资料输入端,一时脉输入端,及第一 个输出 端。33.如申请专利范围第32项所述之时脉闸,其中 该第四个 正反器之该第一个输出端被连接至该第五个正反 器之该资 料输入端,及该第五正反器之该第一个输出端被连 接至该 第六个正反器之该资料输入端。34.如申请专利范 围第33项所述之时脉闸亦包括一资料输 入线及一时脉输入信号线。35.如申请专利范围第 34项所述之时脉闸,其中该第一及 该第四正反器之该时脉输入端被连接至该资料输 入线。36.如申请专利范围第35项所述之时脉闸亦 包括一第一个 反相器,其中该第二个及第五个正反器之该时脉输 入端被 连接至该时脉输入信号线,及该第三及第五个正反 器之该 时脉输入端,被经由该第一个反相器连接至该时脉 输入信 号线。37.如申请专利范围第36项所述之时脉闸亦 包括一重置信 号线,其中每一个该正反器亦包括连接至该重置信 号线之 重置端。38.如申请专利范围第36项所述之时脉闸 亦包括一第二个 反相器,其中该第一个正反器之该第一个输出端, 被经由 该第二个反相器连接至该第四个正反器之该输入 端。39.如申请专利范围第36项所述之时脉闸,其中 该组合逻 辑包括第一,第二及第三个NAND闸,每一NAND闸具有第 一 个输入端,第二个输入端及一输出端。40.如申请专 利范围第39项所述之时脉闸,其中该第三个 正反器之该第一个输出端被连接至该第一个NAND闸 之该第 二输入端。41.如申请专利范围第40项所述之时脉 闸,其中该第二个 正反器之该第一个输出端被连接至该第一个NAND闸 之该第 一个输入端。42.如申请专利范围第41项所述之时 脉闸,其中该第六个 正反器之该第一个输出端被连接至该第二个NAND闸 之该第 二个输入端。43.如申请专利范围第42项所述之时 脉闸,其中该第五个 正反器之该第一个输出端被连接至该第二个NAND闸 之该第 一个输入端。44.如申请专利范围第43项所述之时 脉闸,其中该第一个 NAND闸之该输出端被连接至该第三个NAND闸之该第 一个输 入端,及其中该第二个NAND闸之该输出端被连接至 该第三 个NAND闸之该第二个输入端。45.如申请专利范围第 44项所述之时脉闸,其中该第三个 NAND闸之该输出线产生该闸控时脉信号。46.如申请 专利范围第36项所述之时脉闸,其中该组合逻 辑包括第一及第二个AND闸,及一个OR闸,每一AND闸及 该 OR闸具有第一个输入端,第二个输入端及一输出端 。47.如申请专利范围第46项所述之时脉闸,其中该 第三个 正反器之该第一个输出端被连接至该第一个AND闸 之该第 二个输入端。48.如申请专利范围第47项所述之时 脉闸,其中该第二个 正反器之该第一个输出端被连接至该第一个AND闸 之该第 一个输入端。49.如申请专利范围第48项所述之时 脉闸,其中该第六个 正反器之该第一个输出端被连接至该第二个AND闸 之该第 二个输入端。50.如申请专利范围第49项所述之时 脉闸,其中该第五个 正反器之该第一个输出端被连接至该第二个AND闸 之该第 一个输入端。51.如申请专利范围第50项所述之时 脉闸,其中该第一个 AND闸之该输出端被连接至该OR闸之该第一个输入 端,及 其中该第二个AND闸之该输出端被连接至该OR闸之 该第二 个输入端。52.如申请专利范围第44项所述之时脉 闸,其中该OR闸之 该输出线产生该闸控时脉信号。53.一用于产生同 步资料之资料闩锁器包括:用于将奇及 偶资料脉冲分离之构件;及用于接收该奇及偶资料 脉冲及 输出该同步资料之构件,其中该用于分离之构件为 以差动 ECL技术制成,及该用于接收之构件为以CMOS技术制 成。54.如申请专利范围第53项所述之资料闩锁器 亦包括用以 将由该差动ECL技术之信号转换至该CMOS技术信号之 构件 。55.如申请专利范围第54项所述之资料闩锁器,其 中用以 分离之构件包括第一个及第二个差动ECL正反器,每 一正 反器具有一输入端,一输出端及一时脉端。56.如申 请专利范围第55项所述之资料闩锁器,其中该用 以接收之该构件包括一CMOS正反器,其具有一输入 端,一 输出端及一时脉端。57.如申请专利范围第56项所 述之资料闩锁器,其中用以 转换之该构件包括第一及第二个ECL至CMOS之转换器 。58.如申请专利范围第57项所述之资料闩锁器,其 中该第 一个差动ECL正反器之该资料端被连接至该第一个 差动ECL 正反器之该输出端,及该第二个差动ECL正反器之该 资料 端。59.如申请专利范围第58项所述之资料闩锁器 亦包括用以 产生时脉输入信号之构件,其连接至该第二个差动 ECL正 反器之该时脉端,及该第二个ECL至CMOS转换器。60. 如申请专利范围第59项所述之资料闩锁器,其中该 第 一个差动ECL至CMOS转换器被接连至该第二个差动ECL 正反 器之该输出端。61.如申请专利范围第60项所述之 资料闩锁器,其中该第 一个及第二个差动ECL至CMOS转换器被分别连接至该 CMOS 正反器之该资料端,及该CMOS正反器之该时脉端。62 .如申请专利范围第61项所述之资料闩锁器,其中用 以 接收之构件亦包括一CMOS互斥或闸,其连接至该第 一个差 动ECL至CMOS转换器及该CMOS正反器之端出端。63.如 申请专利范围第62项所述之资料闩锁器,其中该 CMOS互斥或闸产生该同步资料。64.用于产生闸控时 脉信号之时脉闸包括:用于将奇及偶 资料脉冲分离之构件;及用于接收该奇及偶资料脉 冲及输 出该同步资料之构件,其中该用于分离之构件为以 ECL技 术制成,及该用于接收之构件为以CMOS技术制成。65 .如申请专利范围第64项所述之时脉闸亦包括用以 将由 该差动ECL技术之信号转换至该CMOS技术信号之构件 。66.如申请专利范围第65项所述之时脉闸,其中用 以分离 之构件包括第一个及第二个差动ECL正反器,每一正 反器 具有一输入端,一输出端及一时脉端。67.如申请专 利范围第66项所述之时脉闸,其中该用以接 收之该构件包括一CMOS正反器,其具有一输入端,一 输出 端及一时脉端。68.如申请专利范围第67项所述之 时脉闸,其中用以转换 之该构件包括第一及第二个ECL至CMOS之转换器。69. 如申请专利范围第68项所述之时脉闸,其中该第一 个 差动ECL正反器之该资料端被连接至该第一个差动 ECL正反 器之该输出端,及该第二个差动ECL正反器之该资料 端。70.如申请专利范围第69项所述之时脉闸亦包 括用以产生 时脉输入信号之构件,其连接至该第二个差动ECL正 反器 之该时脉端,及该第二个ECL至CMOS转换器。71.如申 请专利范围第70项所述之时脉闸,其中该第一个 差动ECL至CMOS转换器被接连至该第二个差动ECL正反 器之 该输出端。72.如申请专利范围第71项所述之时脉 闸,其中该第一个 及第二个差动 ECL 至 CMOS转换器被分别连接至该 CMOS 正反器之该资料端,及该 CMOS 正反器之该时脉端。 73.如申请专利范围第72项所述之时脉闸,其中用以 接收 之构件亦包括一 CMOS 互斥或闸,其连接至该第一个 差动 ECL 至 CMOS 转换器及该 CMOS 正反器之该端出端。74. 如申请专利范围第73项所述之时脉闸,其中该CMOS互 斥或闸产生该闸控时脉信号。75.用以产生同步资 料之一方法包括下列步骤:分离一奇 及偶资料脉冲;将该偶资料脉冲转换为一上缘或下 缘信号 ;将该偶资料脉冲转换为未被该奇资料脉冲所产生 之一信 号缘;产生输出该信号至组合逻辑;由该组合逻辑 输出该 同步资料,其中该分离及转换之步骤被以差动 ECL 电路 执行,及该产生输出之步骤被以 CMOS 电路执行。76. 用以产生同步资料之一方法包括下列步骤:以偶资 料 脉冲触发产生第一个逻辑状态信号之第一个路径, 该第一 个路径被奇资料脉冲触发以产生第二个逻辑状态 信号;以 该偶资料脉冲触发以产生该第二逻辑状态信号之 第二路径 ,该第二路径其被该奇资料脉冲触发以产生该第一 个逻辑 状态信号;及以组合逻辑结合连接该第一与该第二 路径以 产生该同步信号。77.用以产生一闸控时脉信号之 一方法包括下列步骤:分 离一奇及偶资料脉冲;将该偶资料脉冲转换为一上 缘或下 缘信号;将该偶资料脉冲转换为未被该奇资料脉冲 所产生 之一信号缘;产生输出该信号至组合逻辑;由该组 合逻辑 输出该时脉信号,其中该分离及转换之步骤被以差 动 ECL 电路执行,及该产生输出之步骤被以 CMOS 电路执行 。78.用以产生一闸控时脉信号之一方法包括下列 步骤:以 偶资料脉冲触发产生第一个逻辑状态信号之第一 个路径, 该第一个路径被奇资料脉冲触发以产生第二个逻 辑状态信 号;以该偶资料脉冲触发以产生第二逻辑状态信号 之第二 路径,该第二路径其被该奇资料脉冲触发以产生该 第一个 逻辑状态信号;及以组合逻辑结合连接该第一与该 第二路 径以产生该同步信号。图式1A以图示说明于一资 料同步应 用中一传统锁相回路之方块图。图式1B说明送至 于图式1A 中图示说明之此电路及由其所产生之各种波形。 图式2A以 图示说明习知技艺资料闩锁器包括两个正反器。 图式2B说 明送至于图式2A中图示说明之此电路及由其所产 生之各种 波形。图式3A以图示说明另一习知技艺资料闩锁 器包括三 个正反器连接于一非稳态之架构中。图式3B说明 送至于图 式3A中图示说明之此电路及由其所产生之各种波 形。图式 4A 以图示说明另一习知技艺资料闩锁器包括三个 正反器 及一 XOR 闸。图式4B说明送至于图式4A中图示说明 之资 料闩锁器及由其所产生之各种波形。图式5A以图 示说明依 本发明之一资料闩锁器,其包括用以检测偶位元及 奇位元 之分开路径。图式5B说明送至于图式5A中图示说明 之资料 闩锁器及由其所产生之各种波形。图式6A以图示 说明一习 知技艺之时脉闸。图式6B说明送至于图式4A之时脉 闸及由 其所产生之各种波形。图式7A以图示说明另一习 知技艺之 时脉闸。图式7B说明送至于图式7A之时脉闸及由其 所产生 之各种波形。图式8A以图示说明另一习知技艺之 时脉闸。 图式8B说明送至于图式8A之时脉闸及由其所产生之 各种波 形。图式9A以图示说明另一习知技艺之时脉闸。 图式9B说 明送至于图式9A之时脉闸及由其所产生之各种波 形。图式 10A为以图示说明依本发明之一时脉闸。图式10B说 明送至 于图式10A之时脉闸及由其所产生之各种波形。图 式11A为 以图示说明依本发明一脉冲闸电路之另一实施例, 其结合 双载子及CMOS技术。图式11B说明一ECL至CMOS反相器 1106 之结构,其将于图式11A中之资料闩锁器转换至一时 脉闸 |
