| 主权项 |
1.一种微电脑,包括中央处理单元和可储存要由该 中央处 理单元所处理之资料的可电性重写闪光记忆,该中 央处理 单元和该闪光记忆形成于单一半导体晶片,其中: 该闪光 记忆包含具有不同记忆容量的多个记忆块,每一该 记忆块 具有可同时抹除的记忆格;接收作业模式信号的输 入端, 将微电脑切换于第一和第二作业模式之间,第一作 业模式 中,在该中央处理单元的控制下来重写该闪光记忆 ,第二 作业模式中,在可外接到微电脑之独立写入装置的 控制下 来重写该闪光记忆。2.如申请专利范围第1项的微 电脑,另包括形成于该单一 半导体晶片的随机存取记忆,其中至少一个该记忆 块是相 当小的记忆块,其记忆容量不大于该随机存取记忆 。3.如申请专利范围第2项的微电脑,另包括形成于 该单一 半导体晶片的唯读记忆,其中当微电脑切换到该第 一作业 模式时,要由该中央处理单元所执行以重写该闪光 记忆的 重写控制程式储存于该闪光记忆和该唯读记忆的 其中一个 。4.如申请专利范围第3项的微电脑,其中该重写控 制程式 包括:修正该随机存取记忆之预定区域的位址,使 得修正 的位址重叠该相当小的记忆块;将资讯写入随机存 取记忆 的该预定区域;在资讯写入后,将该随机存取记忆 之该预 定区域的该修正位址恢复成先前位址;以写入已恢 复位址 之该随机存取记忆之该预定区域的该资讯来重写 该相当小 的记忆块。5.如申请专利范围第3项的微电脑,其中 该重写控制程式 包含:将储存于该相当小之记忆块的资讯转移到该 随机存 取记忆;更新该随机存取记忆上之该转移资讯的至 少一部 分;以更新的资讯来重写该相当小的记忆块。6.一 种微电脑,包括中央处理单元、可储存要由该中央 处 理单元所处理之资料的可电性重写闪光记忆、随 机存取记 忆,该中央处理单元、该闪光记忆、该随机存取记 忆形成 于单一半导体晶片,其中:该闪光记忆包含具有互 不相同 记忆容量的多个记忆块,每一该记忆块具有可同时 抹除的 记忆格;至少一个该记忆块的记忆容量不大于该随 机存取 记忆。7.如申请专利范围第6项的微电脑,另包括储 存要由该中 央处理单元所执行以重写该闪光记忆之重写控制 程式的装 置,其中该重写控制程式包含:修正该随机存取记 忆之预 定区域的位址,使得修正的位址重叠该相当小的记 忆块; 将资讯写入随机存取记忆的该预定区域;在资讯写 入后, 将该随机存取记忆之该预定区域的该修正位址恢 复成先前 位址;以写入已恢复位址之该随机存取记忆之该预 定区域 的该资讯来重写该相当小的记忆块。8.如申请专 利范围第7项的微电脑,其中该重写控制程式 储存装置是该闪光记忆和形成于该单一半导体晶 片之唯读 记忆的其中一个。9.如申请专利范围第6项的微电 脑,另包括储存要由该中 央处理单元所执行以重写该闪光记忆之重写控制 程式的装 置,其中该重写控制程式包含:将储存于该相当小 之记忆 块的资讯转移到该随机存取记忆;更新该随机存取 记忆上 之该转移资讯的至少一部分;以更新的资讯来重写 该相当 小的记忆块。10.如申请专利范围第9项的微电脑, 其中该重写控制程 式储存装置是该闪光记忆和形成于该单一半导体 晶片之唯 读记忆的其中一个。11.如申请专利范围第1项的微 电脑,其中该闪光记忆另 包含可重写地保持指定要进行同时抹除作业之记 忆块之资 讯的暂存器。12.一种微电脑,包括:中央处理单元; 可电性重写闪光 记忆;闪光记忆重写I/O埠装置,可耦合于ROM记录器 以 重写该闪光记忆;开关装置,位于该中央处理单元 与该闪 光记忆之间;重写模式决定装置,回应于外加的作 业模式 信号以控制该开关装置和该闪光记忆重写I/O埠装 置,该 中央处理单元、该闪光记忆、该闪光记忆I/O埠装 置、该 开关装置、该重写模式决定装置形成于单一半导 体晶片。13.如申请专利范围第12项的微电脑,其中: 当该作业模 式信号是第一作业模式信号时,该重写模式决定装 置使该 开关装置导通而该闪光记忆重写I/O埠装置不作用, 因而 该中央处理单元和该闪光记忆互相耦合以由该中 央处理单 元来重写该闪光记忆,没有信号经由该闪光记忆重 写I/O 埠装置而接收/传输;当该作业模式信号是第二作 业模式 信号时,该重写模式决定装置使该开关装置不导通 而该闪 光记忆重写I/O埠装置作用,因而该中央处理单元和 该闪 光记忆互相隔离,容许信在该闪光记忆重写I/O埠装 置与 该ROM记录器之间接收/传输,以由该ROM记录器来重 写该 闪光记忆。14.如申请专利范围第13项的微电脑,另 包括储存要由该 中央处理单元所执行以重写控制程式的装置,以控 制由该 中央处理单元来重写该闪光记忆,该储存装置形成 于该单 一半导体晶片。15.如申请专利范围第13项的微电 脑,其中该闪光记忆储 存有要由该中央处理单元所执行的重写控制程式, 以控制 由该中央处理单元来重写该闪光记忆。16.一种可 电性重写闪光记忆装置,包括:记忆格阵列, 包含排成行列的多个记忆格,每一该记忆格包含具 有源极 、汲极、控制闸极的不变性记忆元件;多个字线导 体,在 列方向互相平行延伸,一列中之记忆格的控制闸极 共同接 到一字线导体;多个资料线导体,在行方向互相平 行延伸 ,一行中之记忆格的汲极共同接到一资料线导体; 多个源 极线导体,在该列方向延伸,至少一列记忆格的源 极共同 接到一源极线导体,使得源极共同接到一源极线导 体的该 至少二列记忆格形成一记忆块,如此形成的记忆块 具有不 同记忆容量;多个源极电压控制装置,各供给每一 该记忆 块,该源极电压控制装置将第一电位施于含有施于 写入作 业之相关资料线导体的选择电压所选择之记忆格 之记忆块 的源极线导体,将高于该第一电位的第二电位施于 含有以 施于相关资料线导体的选择电压所未选之记忆格 且不含写 入作业之选择记忆格之记忆块的源极线导体。17. 如申请专利范围第16项的可电性重写闪光记忆装 置, 其中该源极电压控制装置可将第三电位施于具有 在抹除作 业同时抹除之记忆格之记忆块的源极线导体。18. 如申请专利范围第16项的可电性重写闪光记忆装 置, 其中该记忆块包含含有相当大数目之字线导体的 至少一个 大记忆块,以及含有相当小数目之字线导体的至少 一个小 记忆块。19.如申请专利范围第18项的可电性重写 闪光记忆装置, 其中该至少一个大记忆块形成第一记忆块组,该至 少一个 小记忆块形成第二记忆块组,闪光记忆装置另包括 :转移 闸电路,设在该第一与第二记忆块组之间;选择电 路,在 写入/读取作业选择资料线导体,安排该选择电路, 使得 该第一记忆块组夹在该转移闸电路与该选择电路 之间;控 制电路,当该第一记忆块组进行写入作业时,启动 该转移 闸电路。20.一种微电脑,包括如申请专利范围第16 项的可电性重 写闪光记忆装置,以及可存取该闪光记忆的中央处 理单元 ,该闪光记忆装置和该中央处理单元形成于单一半 导体晶 片。21.如申请专利范围第20项的微电脑,另包括可 外部重写 暂存器,保持关于哪个记忆块应进行同时抹除作业 之资讯 和哪个记忆块应进行重写作业之资讯的至少其中 之一。22.一个可电性重写闪光记忆装置,包括:记 忆格阵列, 包含排成行列的多个记忆格,每一该记忆格包含不 变性记 忆元件,具有形成于该半导体基底之第一表面部的 第一和 第二半导体区、形成于在该第一和第二半导体区 之间之该 半导体基底之第二表面部上并与其隔离的浮动闸 极、形成 于该浮动闸极上并与其隔离的控制闸极;多个第一 导体, 在列方向互相平行延伸于该半导体基底上,一列中 之记忆 格的控制闸极共同接到一第一导体;多个第二导体 ,在行 方向互相平行延申于该半导体基底上,一行中之记 忆格的 第一半导体区共同接到一第二导体;多个共同导体 ,在该 列方向延伸于该半导体基底上,至少二列记忆格的 第二半 导体区共同接到一共同导体,使得第二半导体区共 同接到 一共同导体的该至少一列记忆格形成一记忆块,如 此形成 的记忆块具有不同记忆容量;多个共同电压控制电 路,形 成于该基底,各供给每一该记忆块,产生占用至少 第一和 第二电压値的共同电压;控制电路,形成于该基底, 产生 指示哪个该记忆块进行抹除/写入作业的控制信号 ,该控 制信号送到该多个共同电压控制电路,因而各个共 同电压 控制电路将具有视该控制信号而定之该第一和第 二电压値 之其中一个的共同电压施于相关的共同导体,以施 于不含 为写入作业所选之记忆格之记忆块之共同导体之 该第二电 压値的共同电压来进行写入作业,以施于为同时抹 除作业 所选之记忆块之共同导体之该第一电压値的共同 电压来进 行同时抹除作业。23.如申请专利范围第22项的可 电性重写闪光记忆装置, 其中该第二电压不高于在写入作业所选择之第二 导体上的 电压。24.如申请专利范围第22项的可电性重写闪 光记忆装置, 另包括闸极电路和选择一个该第二导体的第二导 体选择电 路,二者形成于该基底,其中在该第二导体的长度 方向观 之,该多个记忆块的记忆容量单调改变,配置该闸 极电路 和该第二导体选择电路而使得至少一个该记忆块 夹在其间 ,该至少一个夹住的记忆块并非该记忆块中具有最 小记忆 容量的记忆块,且形成第一记忆块组,而其它记忆 块形成 第二记忆块组,其中在该第一记忆块组和该第二记 忆块组 的第二导体由该闸极电路来互连,因而当该闸极电 路不导 通时,使该第二记忆块组不作用。25.如申请专利范 围第24项的可电性重写闪光记忆装置, 另包括第一和第二列虚格,在该基底分别形成于该 第一记 忆块组与该闸极电路之间以及该闸极电路与该第 二记忆块 组之间,藉以抑制设在该第一与第二记忆块组之间 的该闸 极电路所造成之该记忆格和第一导体之周期图型 的突变。26.如申请专利范围第22项的可电性重写 闪光记忆装置, 另包括多个闸极电路和选择一个该第二导体的第 二导体选 择电路,二者形成于该基底,其中该闸极电路供给 每一该 记忆块,使得每一记忆块之每行中之记忆格的第一 半导体 区经由相关的闸极电路而共同接到一第二导体,因 而当相 关的闸极电路不导通时,使每一该记忆块不作用。 图1是 方块图,显示采用整个闪光记忆之微电脑的实施例 。图2 是方块图,显示采用伴随掩蔽ROM之闪光记忆之微电 脑的 实施例。图3是方块图,从藉由通用PROM记录器来重 写闪 光记忆的观点而画出。图4是方块图,从根据CPU控 制来 重写闪光记忆的观点而画出。图5是记忆图,显示 应用整 个闪光记忆之微电脑的一例。图6是记忆图,显示 具有伴 随掩蔽ROM之闪光记忆之微电脑的一例。图7解释抹 除之 示意控制程序的一例。图8解释写入之示意控制程 序的一 例。图9解释完成即时重写闪光记忆之权宜之计的 一例。 图10解释使部分重写闪光记忆之记忆块有效之方 式的一例 。图11A和11B解释闪光记忆的原理。图12解释使用 图11A 和11B之记忆电晶体之记忆格阵列构造的原理。图 13是电 路方块图,显示多个记忆块以资料线为单位来界定 且具有 不同储存容量之闪光记忆的一例。图14是方块图, 显示对 应于图1之微电脑的微电脑之进一步细节的实施例 。图15 是平面图,显示图14之微电脑的封装状态。图16是 方块图 ,显示加入图14之微电脑的整个闪光记忆。图17解 释分成 记忆块的一例。图18解释控制暂存器的一例。图19 是时序 图,显示闪光记忆之记忆读取作业的一例。图20是 时序图 ,显示闪光记忆之记忆写入作业的一例。图21是流 程图, 显示写入控制程序之细节的一例。图22是流程图, 显示抹 除控制程序之细节的一例。图23解释分成记忆格 的另一例 。图24是记忆阵列部组态图,显示多个记忆块以字 线为单 位来界定之闪光记忆的一例,具有不同容量。图25A 和25B 解释图24之实施例的优点。图26A和26B解释写入之 未选块 之资料线干扰的对策之电压条件的一例。图27A和 27B解释 资料线干扰的产生原理及其对策。图28解释关于 资料线干 扰时间之记忆格的临界改变。图29是电路图,解释 大小储 存容量之记忆块间之资料干扰时间的相关。图30A 和30B显 示选择性分离资料线的转移闸电路位于记忆块间 之记忆阵 列的实施例。图31是解释图,其中估计资料线干扰 之对策 之电压条件的一例。图32是电路图,显示虚字线设 在记忆 块与转移闸之间的一例。图33是电路图,显示虚字 线设在 记忆块与转移闸电路之间的另一例。图34是电路 图,显示 虚字线设在记忆块与转移闸电路之间的另一例。 图35解释 二记忆块设在转移闸电路各侧的记忆阵列。图36 是电路图 ,显示可同时抹除记忆块之字线数目顺序增加之记 忆阵列 的一例。图37解释转移闸电路设在一组大记忆块 与一组小 记忆块之间之记忆阵列的一例。图38是电路图,显 示资料 线结构由主资料线和转助资料线所构成之记忆格 阵列的一 例。图39解释可同时抹除记忆块设在X位址解码器 之左右 侧的一例。图40解释图39之控制电路的一例。图41 解释冗 余字设在记忆块的实施例。图42解释提供专用于 冗余之记 忆块的实施例。图43解释一些记忆块形成一次可 程式规划 区的实施例。图44解释一些记忆块形成掩蔽ROM的 实施例 。图45解释记忆块之配置图型的一例。图46解释转 移闸 MOS电晶体设在记忆块间的配置图型。图47解释虚 格的汲 极浮动(对比于图46的组态)的图型。图48解释转移 MOS电 晶体大为增大的配置图型。图49是方块图,显示应 用以字 线为单位之多个记忆块之整个闪光记忆的实施例, 及资料 线干扰的对策。图50是方块图,显示包含于图49之 闪光记 忆之控制电路的细节。图51解释包含于图49之闪光 记忆之 电源电路的细节。图52是波形图,显示从图51之电 源电路 所产生的输出电压。图53A和53B解释包含于图49之 闪光记 忆之X位址解码器的细节。图54解释包含于图49之 闪光记 忆之抹除电路的一例的细节。图55是图54之抹除电 路的作 业时序图。图56是关于图49之闪光记忆之抹除的一 串作业 的时序图。图57是关于图49之闪光记忆之写入的一 串作业 的时序图。图58A至58I是在构成闪光记忆或微电脑 之各种 电晶体之制程之各种阶段的装置的纵向截面图。 图59解释 抹除闪光记忆的技术。图60是纵向截面图,解释对 应于扇 区抹除的半导体基底/井结构。图61是纵向截面图, 解释 另一半导体基底/井结构。图62是纵向截面图,解释 对应 于扇区抹除的另一半导体基底/井结构。图63显示 随机存 取记忆之特定位址区与闪光记忆之预定位址区的 重叠。图 64显示RAM控制暂存器的一例。图65显示随机存取记 忆之 特定位址区的位址设定。图66显示晶片选择控制 器的一例 |
