| 主权项 |
1﹒一种输出缓冲器电路具有多个电晶体耦合 于高电位及低电位电源轨之间,以便能反 应于来自一资料信号输入端(Vin)且经过 该输出缓冲器电路之资料信号通道所传输 之资料信号,用以将高电位及低电位位准 之输出信号传送至输出端(Vout),包含: 一输出级,其包含相当大电流导通输 出提升(Q24,Q22)及降压(Q44)电晶体耦 合至该输出端(Vout)并提供一相当低之输 出阻抗用于该输出缓衡器电路; 及资料信号路径耦合至该输出级,该 资料信号路径系由CMOS电晶体所定义,该 电晶体包含一CMOS输入级耦合至该输入端 (Vin) ,包含相当小之电流导通CMOS电晶 体为该输出缓冲器电路提供相当高之输入 阻抗; 该输出级对来自于定义资料信号路径 之CMOS电晶体资料信号提供电流放大作用 该资料信号路径包含一第一资料信号 路径由CMOS电晶体所定义,其包含一提升 预驱动输入级(Q15,Q14)合并P通道及N 通道电晶体, 及一第二资料信号路径由 CMOS电晶体所定义,其包含一降压预驱动 输入级(Q11 ,!10)合并P通道及N通道电 晶体; 一CMOS三态致能电路具有三态致能信 号输入端(E,EB),一CMOS提升三态致 能(Q16,Q13)具有P通道及N通道CMOS电 晶体耦合于一反及闸,其又与第一资料路 径中之提升预驱动器输入级(Q15,Q14)之 CMOS 电晶体耦合,及一降压三态致能级 (Q12,Q9),其具有P通道及N通道CMOS 电晶体耦合成一反或闸,其又与该第二资 料路径中之降压预驱动器输入级(Q11 , Q10)之CMOS电晶体耦合; 上述连接成反及闸之CWOS电晶体具有 P通道电晶体连接成并联及N通道电晶体 连接成串联,上述连接成反或闸之CMOS电 晶体具有P通道电晶体连接成串联及N通 道电晶体连接成并联; 上述CMOS电晶体系以选定之P通道与 N通道尺寸构成,以使输入提升预驱动器 级与提升三态致能级之组合作用,可提供 一并联总和P通道宽度尺寸对串联总和N 通道宽度尺寸之有效输入提升NAND闸第一 P/N比例,以及输入降压预扛动器级及 降压三态致总级之组合作用,提供一串联 总和P通道宽度尺寸对并联总和N通道宽 度尺寸之一有效输入降压NOR闸第二P/ N比例,上述第一与第二P/N比例系彼 此相对地错开并以有效输入降压NOR闸第 二P/N比例很小于有效输入提升NAND闸 第一P/N比例,以使用于输入降压预驱 动器级之切换电压临界系低于用于输入提 升预驱动器级之切换电压临界,以用以藉 提升与降压电晶体(Q22,Q44)降低同时导 通。 2﹒如申请专利范围第1项所述之输出缓冲器 电路,其中,该输入提升预驱动器级与提 升三态致能级之组合作用,提供了一大约 1/2之有效输入提升NAND闸第一P/N 比例,以及,其中,该输入降压预驱动级 与降压三态致能级之组合作用,提供了一 有效输入降压NOR闸第二P/N比例至约 1/5之有效N通道宽度尺寸。 3﹒一种输出缓冲器电路,用以反应于来自一 输入(VIN)经资料信号路径传递之资料信 号;于输出(Vout)送出高与低电位位准之 输出信号﹒包含: 一输出级包含电晶体(Q24.Q22 Q44)包含一相当大电流导通输出提升电晶 体(Q22)连接至输出(Vout),以自一高定 位电源轨(VCCN)作为电流来源(经由一主 电流路径); 上述输出级包含一相当大电流导通输 出降压电晶体(Q44)连接成由输出(VOUT) 至一低电压电源软(CNDN)吸取电流(经由 一主电流路径); 上述输出级输出提升与降压电晶体系 被以提供相当低输出阻抗至输出缓冲电路 之内部电阻构成; 一提升驱动器级(Q21A,Q20)包含于 输出缓衡器电路第一资料信号路径之CMOS 电晶体连接至输出提升电晶体(Q24,Q22) 之一控制节点; 一输入提升预驱动器级(Q15,Q14)包 含相当低电流导通之P通道与N通道CMOS 电晶体于第一资料路径中,该电晶体具有 控制闸极节点连接至输入(VIN) 一降压驱动器级(Q60,Q9A)包含于输 出缓冲器电路第二资料信号路径中之MOS 电晶体连接于输出降压电晶体(Q44)之一 控制节点,以用以控制该导通状态与输出 提升电晶体(Q22)之导通状态不同相; 及一输入降压预驱动器级(Q11 ,Q10) 包含相当小之电流导通P通道及N通道 CMOS电晶体于第二资料信号路径中,该电 晶体系使其控制闸节点连接至输入(VIN) 上述输入提升预驱动级(Q15.Q14)与 输入降压预驱动器级(Q11 、Q10)COMS电晶 体系褪以提供相当高输入阻抗至输出缓冲 器电路之通道宽度尺寸构成; 一CMOS三态致能电路具有三态致能信 号输入(E,EB),一CMOS提升三态致能 级(Q16,Q13)具有P通道与N通道CMOS电 晶体连接成一NMND闸,该NAND闸系与在第 一资料路径中之提升预驱动输入级(Q15. Q14)之CMOS电晶体相连接,以及,一降压 三态致能级(Q12.Q9)具有P通道与N通 道CMOS电晶体连接成一NOR闸,该NOR闸 系与在第二资料路径中之降压预驱动输入 级(Q11.Q10)之CMOS电晶体相连接; 上述NAND闸连接之CMOS电晶体具有P 通道电晶体连接成并联及N通道电晶体连 接成串联,上述NOR闸连接之CMOS电晶体 具有P通道电晶体连接成串联及N通道电 晶体连接成并联; 上述CMOS电晶体系以选定之P通道与 N通道尺寸所构建,以便使输入提升预驱 动级与提升三态致能级之组合作用,提供 并联总和P通道宽度尺寸对串联总和N通 道宽度尺寸之一有效输入提升NAND闸第一 P/N比例,以及,该输入降压预驱动器 级与降压三态致能级之组合作用,提供串 联总和P通道宽度尺寸对并联总和N通道 宽度尺寸之一有效输入降压NOR闸第二P /N比例,上述第一与第二P/N比系彼 此相对地错开,并以有效输入降压NOR闸 第二P/N比例很小于有效输入提升NAND 闸第一P/N比例,所以用于输入降压预 驱动器级之切换电压临界系低于用于输入 提升预驱动器级之切换电压临界,以用以 降低为提升与降压电晶体(Q22.Q24)之 同时导通。 4﹒如申请专利范围第3项所述之输出缓冲器 电路,其中,该输入提升预驱动器级与提 升三态致能级之组合作用,提供了一约1 /2之有效输入提升NAND闸第一P/N比 例,以及,其中,该输入降压预驱动器级 与降压三态致能级之组合作用,提供了约 1/5之有效输入降压NOR闸第二P/N 比例。 5﹒如申请专利范围第3项所述之输出缓冲器 电路,其中,该第二资料信号路径包含一 降压驱动器级(Q60.Q9A)连接至输出降压 电晶体(1144)之控制节点,上述降压驱动 器级包含一MOS降压驱动器电晶体(Q60) 有一主电流路径连接用以作一高电压电源 轨(VCCQ) 传送电流至输出降压电晶体 (Q44)之控制节点,以及,一MOS米勒限 制器(MK)电晶体(Q9A)连接成自输出降压 电晶体(e44)之控制节点吸取电流至一低 电位电源轨(GNDN); 其中, 该MOS降压驱动器电晶体 (Q60)系一NMOS电晶体具有一控制闸节点 连接至降压预驱动器输入级(Q11.Q10)之 共同节点(n2),其中,该MOSMK电晶体系 一NMOS电晶体(Q9A),并包含一MK电晶体 CMOS预驱动器级(Q40.Q41)连接于上述降 压预驱动器输入级(Q11.Q10)之共用节点 (n2)与该MOSMK电晶体之控制闸节点之间 上述MOSMK(Q9A)电晶体及MK电晶体 CMOS预驱动器级(Q40.Q44)包含相当小电 流导通CMOS电晶体并且系被以相当小通道 宽度尺寸构成,以提供快速之MOSMK电晶 体通通,足以动作为一ACMK电晶体及一 DCYK电晶体。 6﹒如申请专利范围第1项所述之输出缓冲器 电路,其中,该第二资料信号路径包含一 降压驱动器级(Q60.Q9A)连接至输出降压 电晶体(Q44)之控制节点,上述降压驱动 器级包含一MOS降压驱动器电晶体(Q60) 有一主电流路径连接用以作一高电压电源 轨(VCCQ) 传送电流至输出降压电晶体 (Q44)之控制节点,以及,一MOS米勒限 制器(MK)电晶体(Q9A)连接成自输出降压 电晶体(844)之控制节点吸取电流至一低 电位宦源轨(QNDN); 其中,该MOS降压驱动器电晶体 (Q60)系一NMOS电晶体具有一控制闸节点 连接至降压预驱动器输入级(Q11.Q10)之 共同节点(n12),其中,该MOSMK电晶体系 一NMOS电晶体(Q9A),并包含一MK电晶体 CMOS预驱动器级(Q40.Q41)连接于上述降 压预驱动器输入级(Q11.Q10)之共用节点 (n2)与该MOSMK电晶体之控制闸节点之间 上述MOSMK(Q9A)电晶体及MK电晶体 CMOS预驱动器级(Q40.Q44)包含相当小电 流导通CMOS电晶体并且系被以相当小通道 宽度尺寸构成,以提供快速之MUSMK电晶 体导通, 足以动作为一ACMK电晶体及一 DCMK电晶体。图示简单说明: 第一图系一习知技术之BlCM0S输出缓 冲器电路之电路概示图; 第二图系习知技术之CM0S输出缓冲器 电路之概示图; 第三图系习知技术之CM0s多级输出缓 冲器电路之概示图; 第四图系根据来发明之一种新式 BlCM0S输出线冲器电路之概示图。 |
