CIRCUITO HABILITADO DE ESCRITURA CACHE RETARDADA PARA UN SISTEMA DE MICROCOMPUTADORA DE DOBLE BUS CON UN 80386 Y 82385

摘要

La presente invención se refiere a un sistema de microcomputadora de bus múltiple abarcando: un procesador 80386 y un subsistema caché conectados juntos por un bus local del CPU, dicho subsistema caché comprendiendo un controlador caché 82385 y una memoria caché y elementos lógicos conectando señales del habilitador de escritura de dicho controlador caché 82385 a dicha memoria caché, abarcando dichos medios lógicos: a) elementos lógicos de retardo sensibles a la condición de escritura caché causada por una lectura no hallada y sensibles a la entrada del habilitador de escritura de dicho controlador caché 82385 y teniendo una terminal de habilitador de escritura para producir una señal retardada de habilitador de escritura en dicha terminal de habilitador de escritura, b) una puerta lógica con una primera entrada acoplada a dicha salida de habilitador de escritura de dicho controlador caché 82385 y una segunda entrada acoplada a dicha terminal de habilitador de escritura, y una salida acoplada a una entrada de habilitador de escritura de dicha memoria caché.