| 主权项 |
1.一种非挥发性半导体记忆装置,形成在半导体基 板上,其特征是具备有: 记忆单元阵列,包含有被配置成行列状之多个记忆 单元; 多个位元线,被设置成分别与上述记忆单元之行对 应; 多个字线,被设置成分别与上述记忆单元之列对应 ;和 多个第1单元选择线,被设置成与上述记忆单元之 列对应; 上述之各个记忆单元包含有记忆单元电晶体; 上述之记忆单元电晶体具有: 第2导电型之源极区域和上述第2导电型之吸极区 域,形成在上述半导体基板之第1导电型之主表面; 通道区域,被包夹在上述之源极区域和上述之吸极 区域之间; 电荷储存电极,经由氧化膜形成在上述之通道区域 上;和 控制电极,经由绝缘膜形成在上述之电荷储存电极 之上方; 上述之吸极区域与对应之位元线进行耦合; 上述之控制电极之电位受对应之字线之控制; 上述之非挥发性半导体记忆装置具更备有: 记忆单元选择装置,在上述非挥发性半导体记忆装 置之读出动作时,依照来自外部之位址信号,选择 对应之字线,和在被选择之位元线和被选择之第1 单元选择线之间产生电位差; 多个双极电晶体,分别被设在对应之记忆单元电晶 体之源极区域和对应之第1单元选择线之间,以在 上述被选择之记忆单元电晶体之上述源极区域和 上述吸极区域之间流动之电流作为基极电流对其 进行放大,耦合成用来控制在上述被选择之第1单 元选择线流动之电流量;和 资料读出装置,依照在上述被选择之第1单元选择 线流动之电流値,用来读出被保持在上述被选择记 忆单元中之资料。2.如申请专利范围第1项之非挥 发性半导体记忆装置,其中上述之双极电晶体包含 有: 第1导电型之射极区域,形成除了上述半导体基板 之主表面外,被上述对应之记忆单元电晶体之源极 区域包围; 第2导电型之基极区域,成为与上述对应之记忆单 元晶体之源极区域共用之区域;和 集极区域,成为与形成有上述对应之记忆单元电晶 体之上述半导体基板之第1导电型之主表面共用之 区域。3.如申请专利范围第1项之非挥发性半导体 记忆装置,其中 上述之各个双极电晶体被设置成对应到第1和第2 记忆单元电晶体之每一个;和 上述之第1单元选择线被设置成对应到上述记忆单 元之每2个列。4.如申请专利范围第3项之非挥发性 半导体记忆装置,其中上述各个双极电晶体之基极 区域成为与上述对应之第1记忆单元电晶体之源极 区域和上述对应之第2记忆单元电晶体之源极区域 双方共用之区域。5.如申请专利范围第1项之非挥 发性半导体记忆装置,其中 上述之各个双极电晶体被设置成对应到每一个记 忆单元电晶体;和 上述之第1单元选择线被设置成对应到每一个列。 6.如申请专利范围第5项之非挥发性半导体记忆装 置,其中上述之各个双极电晶体之基极区域成为与 上述对应之记忆单元电晶体之源极区域共用之区 域。7.如申请专利范围第1项之非挥发性半导体记 忆装置,其中更具构多个第2单元选择线,分别被设 置成对应到上述记忆单元之每一个列; 上述之各个记忆单元更包含有单元选择电晶体,对 于经由上述之记忆单元电晶体在上述位元线和上 述双极电晶体之基极区域之间流动之电流之导通 路径,用来选择性的使其进行开闭; 上述之各个双极电晶体被设置成对应到第1和第2 记忆单元电晶体之每一个; 上述之第1单元选择线被设置成对应到上述记忆单 元之每2个列;和 上述之记忆单元选择装置在读出动作时,使与被选 择之记忆单元对应之上述第2单元选择线活性化, 用来使上述被选择之记忆单元之上述单元选择电 晶体成为导通状态。8.如申请专利范围第7项之非 挥发性半导体记忆装置,其中 上述之各个双极电晶体之基极区域成为与上述对 应之第1记忆单元电晶体之源极区域和上述对应之 第2记忆单元电晶体之源极区域双方共用之区域; 和 上述之单元选择电晶体被设在对应之记忆单元电 晶体之吸极和上述之对应之位元线之间。9.如申 请专利范围第7项之非挥发性半导体记忆装置,其 中 上述之各个双极电晶体之基极区域成为与上述对 应之第1单元选择电晶体之源极区域和上述对应之 第2单元选择电晶体之源极区域双方共用之区域; 和 上述之记忆单元电晶体被设在对应之单元选择电 晶体之吸极和上述之对应之位元线之间。图式简 单说明: 第一图是概略方块图,用来表示本发明之实施形态 1之非挥发性半导体记忆装置1000之构造。 第二图是概略图,用来表示实施形态1之记忆单元 之构造。 第三图是模式图,用来表示实施形态1之记忆单元 之读出动作之电流之流动。 第四图是平面图,用来表示实施形态1之记忆单元 之平面图型。 第五图是电路图,用来说明记忆单元阵列104之构造 。 第六图是模式图,用来说明选择状态之单元和非选 择状态之单元之电位分布。 第七图用来说明写入状态之记忆单元阵列中之电 位配置。 第八图用来说明写入状态之记忆单元之电位配置 。 第九图用来说明写入状态之记忆单元之电位配置 之另一实例。 第十图表示实施形态1之记忆单元之抹除动作之电 位配置之第1实例。 第十一图表示实施形态1之记忆单元之抹除动作之 电位配置之第2实例。 第十二图表示实施形态1之记忆单元之备用状态之 电位配置之第1实例。 第十三图表示实施形态1之记忆单元之备用状态之 电位配置之第2实例。 第十四图表示实施形态1之记忆单元之备用状态之 电位配置之第3实例。 第十五图是平面图,用来表示实施形态1之记忆单 元阵列之阱电位供给配线之构造。 第十六图是概念图,用来说明实施形态1之非挥发 性半导体记忆装置之资料之写入动作。 第十七图是概念图,用来说明实施形态1之非挥发 性半导体记忆装置之验证动作。 第十八图是流程图,用来说明实施形态1之非挥发 性半导体记忆装置之资料写入动作。 第十九图是剖面图,用来表示记忆单元部之实施形 态2之非挥发性半导体记忆装置之记忆单元电晶体 部之制造方法之第1工程。 第二十图是剖面图,用来表示记忆单元部之实施形 态2之非挥发性半导体记忆装置之记忆单元电晶体 部之制造方法之第2工程。 第二十一图是剖面图,用来表示记忆单元部之实施 形态2之非挥发性半导体记忆装置之记忆单元电晶 体部之制造方法之第3工程。 第二十二图是剖面图,用来表示记忆单元部之实施 形态2之非挥发性半导体记忆装置之记忆单元电晶 体部之制造方法之第4工程。 第二十三图是剖面图,用来表示记忆单元部之实施 形态2之非挥发性半导体记忆装置之记忆单元电晶 体部之制造方法之第5工程。 第二十四图是剖面图,用来表示记忆单元部之实施 形态2之非挥发性半导体记忆装置之记忆单元电晶 体部之制造方法之第6工程。 第二十五图是剖面图,用来表示记忆单元部之实施 形态2之非挥发性半导体记忆装置之记忆单元电晶 体部之制造方法之第7工程。 第二十六图是剖面图,用来表示记忆单元部之实施 形态2之非挥发性半导体记忆装置之记忆单元电晶 体部之制造方法之第8工程。 第二十七图是剖面图,用来表示记忆单元部之实施 形态2之非挥发性半导体记忆装置之记忆单元电晶 体部之制造方法之第9工程。 第二十八图是剖面图,用来表示记忆单元部之实施 形态2之非挥发性半导体记忆装置之记忆单元电晶 体部之制造方法之第10工程。 第二十九图是剖面图,用来表示记忆单元部之实施 形态2之非挥发性半导体记忆装置之记忆单元电晶 体部之制造方法之第11工程。 第三十图是剖面图,用来表示记忆单元部之实施形 态2之非挥发性半导体记忆装置之记忆单元电晶体 部之制造方法之第12工程。 第三十一图是剖面图,用来表示本发明之实施形态 3之记忆单元电晶体之制造方法之工程。 第三十二图是剖面图,用来表示本发明之实施形态 4之记忆单元电晶体之制造方法。 第三十三图是第1剖面图,用来表示本发明之实施 形态5之非挥发性半导体记忆装置之记忆单元电晶 体部之制造方法。 第三十四图是第2剖面图,用来表示本发明之实施 形态5之非挥发性半导体记忆装置之记忆单元电晶 体部之制造方法。 第三十五图是第1剖面图,用来表示本发明之实施 形态6之非挥发性半导体记忆装置之记忆单元电晶 体部之制造方法。 第三十六图是第2剖面图,用来表示本发明之实施 形态6之非挥发性半导体记忆装置之记忆单元电晶 体部之制造方法。 第三十七图是第1剖面图,用来表示本发明之实施 形态7之非挥发性半导体记忆装置之记忆单元电晶 体部之制造方法。 第三十八图是第2剖面图,用来表示本发明之实施 形态7之非挥发性半导体记忆装置之记忆单元电晶 体部之制造方法。 第三十九图是剖面图,用来表示非挥发性半导体记 忆装置之阱构造之一实例。 第四十图是剖面图,用来表示非挥发性半导体记忆 装置之阱构造之第2实例。 第四十一图是剖面图,用来表示非挥发性半导体记 忆装置之阱构造之第3实例。 第四十二图是剖面图,用来表示非挥发性半导体记 忆装置之阱构造之第4实例。 第四十三图是概略方块图,用来表示本发明之实施 形态8之非挥发性半导体记忆装置2000之构造。 第四十四图是剖面图,用来表示本发明之实施形态 8之记忆单元部之构造。 第四十五图是电路图,用来详细的表示本发明之实 施形态8之记忆单元阵列104之构造。 第四十六图A、B是剖面图,用来表示本发明之实施 形态8之记忆单元之构造。 第四十七图是用以表示本发明之实施形态8之记忆 单元阵列之备用状态之电位配置之第一图。 第四十八图是用以表示本发明之实施形态8之记忆 单元阵列之备用状态之电位配置之第二图。 第四十九图是用以表示本发明之实施形态8之记忆 单元电晶体部之备用状态之电位配置之第三图。 第五十图是时序图,用来说明本发明之实施形态8 之非挥发性半导体记忆装置之读出动作。 第五十一图是平面图,用来表示本发明之实施形态 8之记忆单元阵列部之阱电位供给配线之配置。 第五十二图是概略方块图,用来表示本发明之实施 形态9之非挥发性半导体记忆装置3000之构造。 第五十三图是剖面图,用来表示第五十二图所示之 记忆单元之构造。 第五十四图是电路图,用来更详细的表示第五十二 图所示之记忆单元阵列104之构造。 第五十五图是概念图,用来说明第五十三图所示之 记忆单元之选择状态和非选择状态之电位配置。 第五十六图是用以说明第五十三图所示之记忆单 元之备用状态之电位配置之第1概念图。 第五十七图是用以表示第五十三图所示之记忆单 元之备用状态之电位配置之第2概念图。 第五十八图是平面图,用来表示第五十二图所示之 记忆单元阵列之配线图型之第1实例。 第五十九图是平面图,用来表示第五十二图所示之 记忆单元阵列之配线图型之第2实例。 第六十图是平面图,用来表示第五十二图所示之记 忆单元阵列之配线图型之第3实例。 第六十一图表示第五十三图所说明之记忆单元之 读出动作时之施加电位之电位配置。 第六十二图表示第五十三图所说明之记忆单元之 写入动作时之施加电位之电位配置。 第六十三图表示第五十三图所说明之记忆单元之 抹除动作时之施加电位之电位配置。 第六十四图是平面图,用来表示第五十三图所说明 之记忆单元之平面图型之第1实例。 第六十五图是平面图,用来表示第五十三图所说明 之记忆单元之平面图型之第2实例。、 第六十六图是电路图,用来表示第五十二图所说明 之记忆单元阵列之第2构造例。 第六十七图是电路图,用来表示习知之NOR型快速记 忆器之记忆单元阵列之构造。 第六十八图是剖面模式图,用来说明习知之非挥发 性半导体记忆装置之记忆单元电晶体之构造。 第六十九图表示习知之NOR型快速记忆器之记忆单 元电晶体之临界値分布。 第七十图表示习知之NOR型快速记忆器之记忆体单 元电晶体之临界値分布。 第七十一图用来说明习知之NOR型快速记忆器之过 抹除单元之问题。 第七十二图是电路图,用来表示习知之DINOR型快速 记忆器之记忆器构造。 第七十三图表示习知之DINOR型快速记忆器之记忆 单元电晶体之临界値分布。 第七十四图表示习知之DINOR型快速记忆器之记忆 单元电晶体之临界値分布。 |
