发明名称 DISTRIBUTED CLOCK TREE SCHEME IN SEMICONDUCTOR PACKAGES
摘要 Un plan d'horloge (80) est intégré dans le logement d'un boîtier de puces à semi-conducteurs (14) et est relié à au moins deux plots d'horloge (54, 56) sur la puce à semi-conducteur (52) par l'intermédiaire de traversées, de butées de connexion (62, 64) et de fils de liaison (72, 74). Les plots d'horloge (54, 56), au nombre de deux au moins, sont reliés par au moins une ligne d'horloge (58). Le plan d'horloge (80) est connecté au moyen d'une traversée (112) à une broche d'entrée d'horloge (116). De cette façon, un signal d'horloge envoyé à la broche d'entrée d'horloge (116) est entraîné le long de la ligne ou des lignes d'horloge (58) et de ses embranchements depuis deux points d'implantation séparés par au moins deux plots d'entrée d'horloge. Ceci réduit le défaut d'alignement d'horloge et permet à une plus petite superficie de la surface de la puce d'être occupée par les lignes d'horloge.
申请公布号 WO9304500(A1) 申请公布日期 1993.03.04
申请号 WO1992US05501 申请日期 1992.06.30
申请人 VLSI TECHNOLOGY, INC. 发明人 EISENSTADT, ROBERT, E.;JOHNSON, DEAN, P.
分类号 G06F1/10;H01L23/498 主分类号 G06F1/10
代理机构 代理人
主权项
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