Circuit arrangement for testing integrated circuits.

摘要

Um digitale integrierte Schaltung zu testen, wird in der Regel zusätzlicher Schaltungsaufwand zur Schaltung hinzugefügt. Es wird eine Schaltungsanordnung vorgeschlagen, die es im Gegensatz zu bisher erlaubt, beliebige Signale der integrierten Schaltung zu prüfen. Sie besteht aus einer Reihe von ODER-Schaltgliedern, die mit einem UND-Schaltglied verbunden werden. Die zu prüfenden Signale werden über eine Zähllogik ausgewählt. Wird diese Schaltungsanordnung in ECL/CML-Stromschaltertechnik realisiert, ist sie abschaltbar und benötigt weniger Schaltaufwand als die Scan Path-Methode. Zudem kann sie zum Rücksetzen von bistabilen Kippstufen verwendet werden. <IMAGE>