半导体积体电路装置

摘要

本发明提供一种半导体积体电路装置，可以降低将箝位电路堆叠两层时的阻抗。在高电位侧电源(VDD)与低电位侧电源(VSS)间配设，分别用以将非所希望位准的电压加以箝位的第1箝位电路(10)，及纵方向堆叠其上的第2箝位电路(20)，纵方向堆叠第1箝位电路(10)与第2箝位电路(20)而形成的中间节点(100)，则结合在内部电路用电源(VDDi)。因原来配设在内部电路的电容器与第1箝位电路配置成并联状态，因此，由于有此电容器的存在，阻抗降低，流动于晶片内的过电流造成的电位差变小。藉此，可以使流动于晶片内的过电流造成的电位差变小，允许更大的过电流，以提高静电耐压。

主权项

1.一种半导体积体电路装置,系包含:高电位侧电源 的输入端子、低电位侧电源的输入端子、及可藉 由供给比上述高电位侧电源的电压更低位准的内 部电路用电源来动作的内部电路; 其特征为: 分别用以箝位非所希望位准的电压之第1箝位电路 、及纵叠的第2箝位电路,系被设在上述高电位侧 电源与上述低电位侧电源之间,上述第1箝位电路 与上述第2箝位电路的纵叠之中间节点系结合于上 述内部电路用电源, 上述内部电路系包含:由结合于上述内部电路用电 源的薄膜电晶体所形成的逻辑电路、及设在上述 内部电路用电源与上述低电位侧电源之间的减低 杂讯用电容器。 2.如申请专利范围第1项之半导体积体电路装置,其 中包含:藉由将上述高电位侧电源降压,而生成上 述内部电路用电源的内部电路用电源生成电路。 3.一种半导体积体电路装置,系包含:高电位侧电源 的输入端子、低电位侧电源的输入端子、及可藉 由供给比上述高电位侧电源的电压更低位准的内 部电路用电源来动作的内部电路; 其特征为: 分别用以箝位非所希望位准的电压之第1箝位电路 及纵叠的第2箝位电路,系被设在上述高电位侧电 源与上述低电位侧电源之间,上述第1箝位电路与 上述第2箝位电路的纵叠之中间节点系结合于上述 内部电路用电源, 包含: 可藉由供给与上述内部电路用电源相异的输入输 出电路用电源来进行信号的外部输出之输出电路; 及 设在上述输入输出电路用电源与上述低电位侧电 源之间,用以箝位非所希望位准的电压之第3箝位 电路。 4.如申请专利范围第3项之半导体积体电路装置,其 中包含:输入端子、及藉由供给上述内部电路用电 源来动作,用以取入经由上述输入端子而传递的信 号之输入电路; 上述输入电路系包含:用以取入经由输入端子而取 入的信号之输入电晶体、及形成连至上述输入输 出电路用电源的导通路径之防止静电破坏用二极 体。 5.如申请专利范围第3项之半导体积体电路装置,其 中上述第1箝位电路与上述第2箝位电路系彼此构 成相同。 图式简单说明: 第1图是本发明的半导体积体电路的一个例子的 SRAM的主要部分的架构例子电路图。 第2图是作为第1图所示电路的比较对象的电路的 架构例子电路图。 第3图是第1图所示电路所含电容器的截面图。 第4图是说明第1图所示电路的静电破坏耐压评价 用的电路图。 第5图是说明第1图所示电路的静电破坏耐压评价 用的电路图。 第6图是说明第1图所示电路的静电破坏耐压评价 用的电路图。 第7图是说明第1图所示电路的静电破坏耐压评价 用的电路图。 第8图是关于上述SRAM的再配线层的布置说明图。 第9图是关于上述SRAM的再配线层的布置说明图。 第10图是关于上述SRAM的再配线层的布置说明图。 第11图是关于上述SRAM的再配线层的布置说明图。 第12图是上述SRAM所含的第2箝位电路的布置说明图 。 第13图是上述SRAM所含的第2箝位电路的布置说明图 。 第14图是上述第1箝位电路与上述第2箝位电路的配 置例说明图。 第15图是上述第1箝位电路与上述第2箝位电路的配 置例说明图。 第16图是上述第2箝位电路的别的架构例子说明图 。 第17图是上述SRAM的架构例子说明图。