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<P>La présente invention concerne un procédé de commande d'un bus à N conducteurs en sortie d'un circuitt intégré, au rythme d'une horloge de commande (CLK), consistant à fournir les N données sur N étages de mémorisation intermédiaire pendant une première durée inférieure à la période d'horloge, et à transmettre chaque donnée à un étage amplificateur de sortie (10 à I (N-1)) avec un décalage temporel (t) déterminé par rapport à la donnée de rang adjacent, chaque décalage temporel étant supérieur à la durée de commutation d'un étage de sortie, et la somme des N-1 des décalages temporels étant inférieure à ladite première durée.</P>
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