| 摘要 |
Un circuit permet d'additionner ou de soustraire avec un seul additionneur dual des opérandes codés selon un code décimal codé binaire (BCD) ou dual. Afin d'obtenir des enchaînements BCD, les opérandes BCD sont fournis à l'additionneur dual (DAA) à travers des étages d'entrée (EG1). Le premier étage d'entrée (EG1) inverse l'opérande correspondant (A) lorsque cet opérande a un signal négatif. L'autre étage d'entrée (EG2) prépare les opérandes correspondants (B) de sorte que le chiffre 6 soit additionné aux opérandes positifs (A, B), et dans le cas des opérandes négatifs (A, B), que le chiffre 6 soit additionné à l'opérande correspondant (B) et que le résultat soit inversé. Dans le cas d'opérandes en code dual, les opérandes correspondants sont inversés lorsqu'ils sont précédés d'un signe négatif, sinon ils restent inchangés. Après l'enchaînement des opérandes préparés (X, Y) dans l'additionneur dual (DA), une correction du résultat de l'addition (S) peut s'avérer nécessaire dans le cas de l'enchaînement BCD. C'est ce qui se produit lorsque, lors de l'enchaînement dual dans l'additionneur dual (DA), un signal de report (c) apparaît dans la position ayant la valeur la plus élevée du résultat de l'addition. Dans ce cas, le chiffre 6 est soustrait du résultat de l'addition (S) dans un étage de sortie (AGS), ce qui permet d'obtenir une addition corrigée (R). Ce circuit permet d'additionner et de soustraire des chiffres BCD et duals avec un seul additionneur dual. |
