| 主权项 |
1、阵列处理器，具有多个相同的单元，它们由同一个时钟信号驱动，位于假想的两维正交网格的结点上，并经由四条通信总线与东、西、南、北相邻的单元处理器异步地交换数据，每一个单元处理器包括至少一个算术/逻辑单元(=ALU)，一个移位器和一个数据存储器，用于数据处理之目的，其特征在于： --阵列处理器(ap)的所有单元都集成在一块单独芯片上； --阵列处理器(ap)是多指令，多数据流处理器(=MIMD处理器)，在其中，每一单元都单独可编程； --阵列处理器(ap)的四个边缘区域，每一个都包括一个电子总线开关(bs)，它可将一个相邻单元处理器(zp)的相应通信总线(Ww，Vo，Vs，Vn)，有选择地接到与各边缘区域对应的外部输入和输出端(Ci，Co)，通过它们，可同时送入或送出多位数据； --芯片上的所有单元(zp)由共同的时钟信号(cl)驱动，并且 --每一个单元(zp)含有下列分电路： --环形总线系统，由一条Ax-源总线(Ax)，一条Bx-源总线(Bx)，和一条Cx一结果总线(Cx)组成，至少部分地环绕单元核心； --两路数据传递装置(=握手端口)(hw，ho，hs，hn)，它们可在每一个时钟周期内，经由两条数据路径传递新的数据，将环形总线系统连接到东(Vo)，西(Vw)，南(Vs)，北(Vn)四条通信总线上，含有供发送数据用的先进先出存储器(=FIFOs)(fi)，并且具有阻塞装置，在FIFO空，或满时相应地中断接收或发送单元的信号处理，在这等待状态期间，单元处于冻结状态； --核心总线系统由A-源总线(A)，B-源总线(B)，和C-结果总线(C)构成，並经由A-，B-，C-总线寄存器(ba，bb，bc)连接到环形总线系统上； --寄存器单元(rf)具有连接到核心总线系统上的输入和输出端； --算术/逻辑单元(=ALU)(al)(也执行移位和循环功能)其输入端连接到A-和B-源总线(A，B)上，且其输出端通过ALU延迟器(ad)连接到C-结果总线(c)上； --累积乘法器(=MAC)(ma)，其输入端连接到A-，和B-源总线(A，B)上，且其输出端连接到C-结果总线(C)； --程序存贮器(Pm)，经由一编程总线(Pb)(所有的单元(st)，用于控制单元(2P)内的数据处理，上述控制单元被装入程序存贮器(Pn)存贮的数据和单元(2P)分电路产生的状态信号。 |
