| 摘要 |
<p>La présente invention concerne un circuit intégré comprenant des éléments de puissance du type transistor vertical (1) et des éléments logiques du type transistor MOS latéral déplétés (2) et enrichis (3), réalisé par un processus technologique comprenant un premier dopage de type P pour fournir des zones correspondant à un caisson (12), un deuxième dopage de type P (17, 18), un troisième dopage de type N pour former les zones de canal (13) des transistors MOS déplétés, un quatrième dopage de type P pour fournir des zones (30) correspondant aux régions de canal du transistor vertical, un cinquième dopage de type N à dopage élevé (32-36), une seule étape de métallisation. Au moins une région (60) résultant de la troisième étape de dopage est formée dans un caisson (12) résultant de la première étape de dopage et est entourée d'un anneau (61) résultant de la cinquième étape de dopage, une partie de la surface de la région (60) étant métallisée (62) ainsi qu'une partie de la surface de l'anneau (63). La structure résultante forme une diode latérale.</p> |
