| 主权项 |
1﹒一种用以检测输入讯号且具有可变临限容量的高速逻辑匣电路,包含了a一参考电压源极;b至少一个第一闸电导性型式之第一电晶体装置,其电晶体源极接地且电晶体漏极接至共同电路点且此电晶体装置之闸接至参考电压或地,而当第一闸电导性型式为NMOS时,至少一个闸接至参考电压,当第一闸电导性型式为PMOS时,至少一个闸接至地,如此可构成一预定的电路操作点;c一第二闸电导型式之并联电晶体阵列,其与第一电晶体装置为互补,且阵列电晶体漏极接至共同电路点,阵列电晶体源极接至参考电压,将选定的阵列电晶体闸耦合以接收讯号加以监视;和d双稳态反相装置,其输入接至共同电路点以致于当电压在共同点超过预定电平时其输出可改变状态。2﹒一种用以检测输入讯号且具有可变临限容量的高速逻辑匣电路,包含了a一参考电压源极;b至少一个第一PMOS型式之电晶体装置,其电晶体源极接至参考电压且电晶体漏极接至共同电路点且电晶体装置之闸接至参考电压或地,至少一个闸接地以构成预定电路操作点;c一NMOS型式并联电晶体阵列与第一电晶体为互补,且其阵列电晶体漏极接至共同电路点,阵列电晶体源极接至地,且将选定的阵列电晶体闸耦合以接收输入讯号作监视之用;和d双稳态反相装置,其输入接至共同电路点以致当在共同电路点,电压超过一预定电平时,其输出改变状态。3﹒根据申请专利范围第1项之电路,其中第一电晶体装置乃由NMOS型式电晶体形成且并联电晶体阵列乃由PMOS型式电晶体形成,而至少一个NMOS闸接至参考电压。4﹒根据申请专利范围第1项之电路,其中第一闸电导性型式之选定电晶体互补对中的每一电晶体装置与第二闸电导型式之一电晶体装置通有同量之电流。5﹒根据申请专利范围第1项之电路,其中藉着调整第一电晶体装置可加负荷于输入以包含一固定宽度之导电通道,此宽度可通实质上相近于通过并联电晶体阵列之至少一个电晶体同量的电流。6﹒根据申请专利范围第1项之电路,其中藉着调整并联电晶体阵列之一或多个电晶体可加负荷于输入以包含一个固定宽度之导电通道,此宽度可通实质上相近于通过第1电晶体装置同量的电流。7﹒一种用以检测输入讯号且具有可变临限容量的高速逻辑匣电路,包含了a一参考电压源极;b一第一闸电导性型式的并联电晶体第一阵列,其电晶体源极接至参考电压且电晶体漏极接至共同电路点,选定之电晶体闸接至参考电压或地,而当第1闸电导性型式为NMOS时。至少一个闸接至参考电压,当第1闸电导性型式为PMOS时。至少一个闸接至地,如此可构成一预定电路操作点;c一第二闸电导性形式之并联电晶体第二阵列,其和具有每一电晶体的第一阵列为互补,且其第二阵列电晶体漏极接至共同电路点,第二电晶体源极接至地,将第二选定电晶体之闸耦合以接收讯号作为监视之用;和d双稳态反相装置,其输入接至共同电路点以致当在共同点电压超过预定电平时,其输出改变状态。8﹒根据申请专利范围第7项之电路,其中并联电晶体第一阵列乃由PMOS型式电晶体形成且并联电晶体第二阵列乃由NMOS型式电晶体组成。9﹒一种用以检测输入讯号且具有可变临限容量的高速逻辑匣电路,包含了a一参考电压源极;b一NMOS型式并联电晶体第一阵列,其电晶体源极接地,电晶体漏极接至共同电路点,且选定之电晶体闸接至参考电压或地以构成一预定之电路操作点,而至少一个闸接至参考电压;c一PMOS型式并联电晶体第二阵列,其与具有任一电晶体的第一阵列为互补,且其第二阵列电晶体漏极接至共同电路点,第二电晶体源极接至参考电压,而将选定之第二电晶体闸耦合以接收讯号作为监视;和d双稳态反相器装置,其输入接至共同电路点以致当在共同电路点电压超过预定电平时,其输出改变状态。10﹒根据申请专利范围第7项之电路,其中选定之第一阵列电晶体闸接至参考电压且非选定之第一阵列电晶体闸接至地以决定通电流之第一阵列电晶体的数目,于是决定了临限电平。11﹒根据申请专利范围第7项之电路,其中一第一闸电导性型式之电晶体装置选定互补对的每一电晶体装置与第二闸电导性型式电晶体装置通有相近量之电流。12﹒根据申请专利范围第7项,其中藉着调整第一电晶体阵列可加负荷于输入以包含一固定宽度的导电通道,此宽度可通实质上相近于通过并联电晶体第二阵列之至少一个电晶体同量的电流。13﹒根据申请专利范围第7项之电路,其中藉着调整并联电晶体阵列之一或多个电晶体可加负荷于输入以包含一个固定宽度的导电通道,此宽度可通实质上相近于通过第一电晶体装置同量的电流。图示简单说明图1所示为本发明临限逻辑检测器之简图。图2所示为本发明临限逻辑检测器之另一简图。图3所示为此电路实线之NM0s电晶体与虚线之pMOs电晶体输出特性负载曲线(电流对电压) |
