| 主权项 |
1﹒一种微电脑系统,于一未定操作完成前,具有响应次一位址信号之管线指令定序,该微电脑系统包含:一既定位元宽之处理器,一该既定位元宽之快速记忆分系统,由一当地滙流排耦合于该处理器,另一滙流排,其将该当地滙流排连接以其他含该定位元宽之组件及至少一个缩减位元宽之组件;至少若干具有该既定位元宽之组件于该快速记忆分系统相关之一位址范围内含一位址,该至少一个缩减位元宽之组件于该快速记忆分系统相关之一位址范围以外含一位址,该微电脑系统另包含(a)位址解码器装置,其响应该当地滙流排上一证实之位址,用以产生一信号,以指示该证实位址是否在与该快速记忆分系统相关之该位址范围以内,及(b)逻辑装置,除非该位址解码器装置指示一证实位址于该快速记忆分系统相关之范围以外者,其响应该位址解码器装置,产生次一位址信号于该微处理器,以供管线操作。图示简单说明图1是采用本发明之一典型微电脑系统之立体图;图2是采用本发明之一与型微电脑系统之主要组件之方块详图;图3是一方块图,多少较图2详细,其显示制造商所建议80386和82385间之该等连接,及其有助于了解为何此一配置与动态滙流排大小不相一致;图4是与图3类似之更详细之方块图,其说明本发明之用途,其容许管线指令顺序和动态滙流排大小;图5是装置之另一方块详图,其透通于82385和80386处理16至8位元周期之变换;及图6和图7为一定时图及闩DL与其控制信号LEDMA(来自DMA之闩促成)之方块图,其说明同步DMA分系统如何与CPU当地滙流排(操作于不同时钟之下)作成介面,以避免系统滙流排250上可能之竞争(contenti─on)。 |
