A MULTI-EMITTER BICMOS LOGIC CIRCUIT FAMILY WITH SUPERIOR PERFORMANCE

摘要

Est décrit un circuit BICMOS NAND (30) à multi-entrées et multi-émetteurs, dans lequel un noeud de sortie OUT connecté à une borne de sortie (33) est couplé entre des blocs de décalage vers l'amont (31) et d'appel (32). Le bloc de décalage vers l'amont (31) se compose d'une pluralité de cellules de base identiques, comprenant chacune un onduleur CMOS (C31, C32) attaquant un transistor NPN de décalage vers l'amont (T31, T32) monté comme un émetteur-suiveur. Des signaux logiques (A31, A32) sont appliqués sur les entrées des onduleurs (C31, C32), le signal inversé (A(Boolean not)3(Boolean not)1(Boolean not), A(Boolean not)3(Boolean not)2(Boolean not)) étant disponible à l'émetteur de l'émetteur-suiveur correspondant à la sortie de la cellule. Toutes les sorties sont raccordées ensemble pour exécuter une fonction OR, et sont connectées à la borne de sortie (33) afin de réaliser un circuit du type à multi-émetteurs. Le bloc d'appel (32) dans ce mode de réalisation, se compose de 2 FET (F31, F32) (transistor à effet de champ) connectés sériellemnt entre ledit noeud de sortie OUT et un dispositif de déchargage tel qu'un NFET de rétroaction (Z), dont la porte est connectée audit noeud de sortie OUT. Ces deux FET sont destinés à attaquer un transistor d'appel NPN (T2), dont le collecteur est aussi connecté au noeud de sortie OUT.