| 主权项 |
1.一种半导体记忆体,包含: 多数个记忆体胞,被配置于一矩阵阵列内; 多数个位元线对,各自被连接至该多数个记忆体胞 中每一行; 多数个感测放大器,各自被连接至每一位元线对; 多数个第一闸极对; 多数个第二闸极对; 多数个第一资料线对,各自藉由该等第一闸极对而 在启动瞬间被连接到所选取的位元线对之一;以及 多数个第二资料线对,各自藉由该等第二闸极对而 被连接到该第一资料线对;其中 该第一资料线对与该第二资料线对是被配置成彼 此相交。2.一种半导体记忆体,包含: 多数个记忆体胞,被配置于一矩阵阵列内; 多数个位元线对,各自被连接至该多数个记忆体胞 中每一行; 多数个感测放大器,各自被连接至每一位元线对; 多数个第一闸极对; 多数个第二闸极对; 多数个置于该记忆体胞上的第一资料线对,各自藉 由该等第一闸极对而在启动瞬间被连接到所选取 的位元线对之一;以及 多数个置于记忆体胞上的第二资料线对,各自藉由 该等第二闸极对而被连接到该等第一资料线对之 一;其中 该第一资料线对与该第二资料线对是被配置成彼 此相交。3.如申请专利范围第1或2项之半导体记忆 体,其中该第一与第二闸极对是被布局于记忆体胞 阵列的外部空间中。4.一种半导体记忆体,包含: 多数个记忆体胞,被配置于一矩阵阵列内; 多数个位元线对,各自被连接至该多数个记忆体胞 中每一行; 多数个感测放大器,各自被连接至每一位元线对; 多数个第一闸极; 多数个第二闸极; 多数个第一资料线,各自藉由诸第一闸极而在启动 瞬间被连接到所选取位元线对之一的一线;以及 多数个第二资料线,各自藉由诸第二闸极而被连接 至诸第一资料线之一;其中 第一资料线与第二资料线是被配置成彼此相交。5 .一种半导体记忆体,包含: 多数个记忆体胞,被配置于一矩阵阵列内; 多数个位元线对,各自被连接至该多数个记忆体胞 中每一行; 多数个感测放大器,各自被连接至每一位元线对; 多数个第一闸极对; 多数个第二闸极对; 多数个置于该记忆体胞上的第一资料线对,各自藉 由该第一闸极对而在启动瞬间被连接到所选取的 位元线对之一; 多数个第一资料线对,各自依分时基础藉由第一闸 极对而在启动瞬间被连接到所选取位元线对之一; 以及 多数个第二资料线对,各自藉由第二闸极对被连接 到每个第一资料线对;其中 该第一资料线对与该第二资料线对是被配置成彼 此相交。6.一种半导体记忆体,包含: 具有算术功能的一或多个处理器元件; 多数个记忆体胞,被配置于一矩阵阵列内; 多数个位元线对,各自被连接至该多数个记忆体胞 中每一行; 多数个感测放大器,各自被连接至每一位元线对; 多数个第一闸极对; 多数个第二闸极对; 多数个第一资料线对,各自藉由该第一闸极对而在 启动瞬间被连接到所选取的位元线对之一;以及 多数个第二资料线对,藉由第二闸极对而被连接到 诸第一资料线对之一;其中 该第一资料线对与该第二资料线对是被配置成彼 此相交。7.一种半导体记忆体,包含: 一或多个处理器元件; 多数个记忆体胞,被配置于一矩阵阵列内; 多数个位元线对,各自被连接至该多数个记忆体胞 中每一行; 多数个感测放大器,各自被连接至每一位元线对; 多数个第一闸极; 多数个第二闸极; 多数个第一资料线,各自藉由第一闸极而在启动瞬 间被连接到所选取一行的诸位元线对之一的一线; 以及 多数个第二资料线,各自藉由诸第二闸极而被连接 至诸第一资料线之一;其中 第一资料线与第二资料线是被配置成彼此相交。8 .一种半导体记忆体,包含: 一或多个处理器元件; 多数个记忆体胞,被配置于一矩阵阵列内; 多数个位元线对,各自被连接至该多数个记忆体胞 中每一行; 多数个感测放大器,各自被连接至每一位元线对; 多数个第一闸极; 多数个第二闸极; 多数个第一资料线对,各自依分时基础藉由第一闸 极对而在启动瞬间被连接到所选取位元线对之一; 以及 多数个第二资料线对,藉由第二闸极对而被连接到 诸第一资料线对;其中 该第一资料线对与该第二资料线对是被配置成彼 此相交。9.一种半导体记忆体,包含: 多数个处理器元件; 多数个记忆体胞,被配置于一矩阵阵列内并且被组 织至多数个记忆体区块群组内; 多数个位元线对,各自被连接至该多数个记忆体胞 中每一行; 多数个感测放大器,被连接至每一位元线对; 多数个第一闸极对; 多数个第二闸极对; 多数个第一资料线对,各自藉由第一闸极对而在启 动瞬间被连接到所选取位元线对之一;以及 多数个第二资料线对,各自藉由第二闸极对而被连 接到第一资料线对之一;其中 该第一资料线对与该第二资料线对是被配置成彼 此相交。10.一种半导体记忆体,包含: 多数个处理器元件; 多数个记忆体胞,被配置于一矩阵阵列内并且被组 织至多数个记忆体区块群组内; 多数个位元线对,各自被连接至该多数个记忆体胞 中每一行; 多数个感测放大器,各自被连接至每一位元线对; 多数个第一闸极; 多数个第二闸极; 多数个第一资料线,藉由第一闸极而在启动瞬间被 连接到所选取一行的诸位元线对之一的一线;以及 多数个第二资料线,藉由诸第二闸极而被连接到诸 第一资料线;其中 第一资料线与第二资料线是被配置成彼此相交。 11.一种半导体记忆体,包含: 一或多个处理器元件; 多数个记忆体胞,被配置于一矩阵阵列内并且被组 织至多数个群组内; 多数个位元线对,各自被连接至该多数个记忆体胞 中每一行; 多数个感测放大器,各自被连接至每一位元线对; 多数个第一闸极对; 多数个第二闸极对; 多数个第一资料线对,各自依分时基础藉由第一闸 极对而在启动瞬间被连接到所选取位元线对之一; 以及 多数个第二资料线对,各自藉由第二闸极对而被连 接到第一资料线对之一;其中 该第一资料线对与该第二资料线对是被配置成彼 此相交。12.如申请专利范围第6.7.8.9.10或11项之半 导体记忆体,其中该一或多个处理器元件具有与该 第二资料线或资料线对执行资料通讯用的装置。 13.如申请专利范围第6.7.8.9.10或11项之半导体记忆 体,该记忆体更包含多数个控制装置用以控制被组 织至一或多个记忆体区块群组内的多数个记忆体 胞,其中该控制装置各自具有控制信号供控制每个 群组。14.如申请专利范围第6.7.8.9.10或11项之半导 体记忆体,其中该控制装置是该多数个处理器元件 的一部份。15.如申请专利范围第6.7.8.9.10或11项之 半导体记忆体,其中该等处理器元件的第N输入-输 出资料线将被连接至该等第一闸极中第N个以及相 对应的第N个该第一资料线,并且那些第N配置各自 被分配给该多数个位元线对中的第N部份区组,其 各自被连接至该多数个记忆体胞中每一行,其行数 等于M邻近位元线对乘上N区组的乘积。16.一种控 制半导体记忆体之方法,包含诸步骤: 由完成和被组织至记忆体区块群组内的多数个记 忆体胞之间资料通讯的处理器元件提出资料通讯 请求; 反应于资料通讯请求而控制资料通讯;以及 依据受控制的控制信号而完成在处理器元件和记 忆体胞之间的资料通讯,其中在控制通讯的步骤内 ,使用控制信号去控制被组织至个别群组内的多数 个记忆体胞中每一个。图式简单说明: 第1图是依据本发明第一实施例之半导体记忆体的 系统图。 第2图是概要地展示第1图中所示半导体记忆体一 部份之图面。 第3图是展示依据本发明第一实施例之半导体记忆 体内其操作的时序图。 第4图是依据本发明第二实施例之半导体记忆体的 系统图。 第5图是概要地展示第4图中所示半导体记忆体一 部份之图面。 第6图是概要地展示本发明第三实施例一部份之图 面。 第7图是展示依据本发明第三实施例之半导体记忆 体内其操作的时序图。 第8图是依据本发明第四实施例之半导体记忆体的 系统图。 第9图是概要地展示第8图中所示半导体记忆体一 部份之图面。 第10图是展示依据本发明第四实施例之半导体记 忆体内其操作的时序图。 第11图是依据本发明第五实施例之半导体记忆体 其系统图。 第12图是依据本发明第五实施例之半导体记忆体 其系统图。 第13图是依据本发明第五实施例之半导体记忆体 其系统图。 第14图是展示依据本发明第六实施例之半导体记 忆体内其处理实例的图。 第15图是展示依据本发明第七实施例之半导体记 忆体内其处理实例的图。 第16图是习知技艺半导体记忆体的系统图。 第17图是习知技艺半导体记忆体的系统图。 第18图是习知技艺半导体记忆体的系统图。 |
