Circuit arrangement and method for testing memory cells.

摘要

Zum Testen von Speicherzellen (SZ) sind sämtliche Bitleitungen (BL,BL) auf ein Paar von Fehlerleitungen (FLA,FLB) geführt. Dieses wird zunächst mit zueinander komplementären logischen Pegeln vorgeladen. Es werden immer alle Speicherzellen (SZ) einer Wortleitung (WL) parallel zueinander ausgelesen. Im "Gut"-Fall behält das Paar von Fehlerleitungen (FLA,FLB) seine logischen Zustände bei, im Fehlerfall ändert eine der Fehlerleitungen (FLA;FLB) ihren logischen Zustand über Schalttransistoren (ST). Dies wird von einer als XOR- oder XNOR-Schaltung ausgestalteten Vergleicherschaltung (VGL) erkannt und ausgewertet. Ein entsprechendes Verfahren wird ebenfalls vorgestellt.