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Verfahren zum Ausbilden eines Halbleiterbauelements, das Folgendes umfasst: Bereitstellen eines Waferstapels (850) mit einer horizontalen Hauptoberfläche (171), einer gegenüberliegenden Oberfläche (251), einer vergrabenen Dielektrikumsschicht (9), einem Halbleiterwafer (101), der sich von der vergrabenen Dielektrikumsschicht (9) zu der horizontalen Hauptoberfläche (171) erstreckt, und einem Handling-Wafer (201), der sich von der vergrabenen Dielektrikumsschicht (9) zu der gegenüberliegenden Oberfläche (251) erstreckt, wobei der Waferstapel (850) als ein Silizium-auf-Isolator-Waferstapel oder ein Silizium-auf-Saphir-Waferstapel bereitgestellt wird; Ätzen eines tiefen vertikalen Grabens (17, 18) in den Halbleiterwafer (101) mindestens bis zu der vergrabenen Dielektrikumsschicht (9), wobei die vergrabene Dielektrikumsschicht (9) als ein Ätzstopp verwendet wird; Ausbilden einer vertikalen Transistorstruktur (820), das das Ausbilden eines ersten dotierten Gebiets (4, 70) in dem Halbleiterwafer (101) umfasst; Ausbilden einer ersten Metallisierung (10) auf der horizontalen Hauptoberfläche (171) in ohmschem Kontakt mit dem ersten dotierten Gebiet (4, 70); Entfernen des Handling-Wafers (201), um die vergrabene Dielektrikumsschicht (9) zu exponieren; und maskiertes Ätzen der vergrabenen Dielektrikumsschicht (9), um den Halbleiterwafer (101) auf einer hinteren Oberfläche (151) gegenüber der horizontalen Hauptoberfläche (171) teilweise zu exponieren. |
