| 摘要 |
<P>Ce circuit décaleur permet, par exemple, de décaler soit un mot de N bits, soit de deux mots de N/2 bits, ces deux cas étant distingués par la valeur d'un signal binaire M. Il comporte : <BR/> - des multiplexeurs 1, 2, 3 recevant les N bits des données à décaler et restituant un mot binaire A et un mot binaire B constitués de N bits fonctions des bits des données à décaler, du type des données, et du type de décalage à réaliser ; <BR/> - une matrice de commutation 6 comportant des colonnes AN-1, SN-1, BN-1, ...A0, S0, B0 ; et comportant N lignes L0, ..., LN-1 couplées aux colonnes par N x N premiers transistors de commutation (non représentés) en fonction du type de décalage à réaliser ; les colonnes S0, ..., SN constituant la sortie du circuit décaleur ; chaque ligne comportant une coupure située entre les colonnes AN/2-1 et BN/2-1 ; et des seconds transistors de commutation (To, ..., TN-1) étant intercalés dans chaque coupure et étant commandés par le signal de commande M ; <BR/> - un décodeur de commande 5 pour commander les premiers transistors de commutation (non représentés), en fonction du type de décalage et en fonction du type des mots à décaler. <BR/> Application aux processeurs de signal, pour décaler alternativement des nombres réels de N bits et des nombres complexes constitués d'une partie réelle de N/2 bits et d'une partie imaginaire de N/2 bits. <BR/> (CF DESSIN DANS BOPI)<BR/> <BR/></P>
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