Circuit arrangement for regenerating and synchronising a digital signal.

摘要

Eine steuerbare Verzögerungsleitung (VZL) ist in Reihe mit einer Entscheidungslogik (EL) geschaltet und wird von dem digitalen Signal durchlaufen. Die Entscheidungslogik (EL) ist über Steuerleitungen (UPO, DOWN0) und die Verzögerungsleitung (VZL) über Adressenleitungen (S0, S1, S2, S3) mit einer Verzögerungsregeleinheit (VRE) verbunden. Die Entscheidungslogik (EL) weist eine mit dem Systemtakt (CK) über eine Taktleitung (TL) verbundene Abtastschaltung (AS) und eine Auswerteeinheit (AWE) auf. Ein ankommendes digitales Signal wird zunächst zu fünf verschiedenen Zeitpunkten abgetastet und dann bewertet, wobei zusätzlich das Vorliegen einer Minimal- oder einerMaximalverzögerung der Verzögerungsleitung (VZL) berücksichtigt wird. An einem ersten (ZO) und einem zweiten Zustandsanzeigeausgang (Z1) der Auswerteeinheit (AWE) ist jederzeit die Systemtakt-Daten-Phasenbeziehung abgreifbar.