逻辑电路易测设计方法

摘要

本发明提供一种增设硬件的方法，使逻辑电路更容易测试并降低测试成本。可用于大规模和超大规模集成电路及插件板的易测设计。本发明提出在电路中增设“与”门，“或”门观测线和控制线来改善电路的可测性，然后再增设收集树、寄存器堆、和输出合并电路使观测线的可观测性和控制线的可控制性不降低，同时使所增加的硬件本身的易测性不低于增设硬件后整个电路的易测性，并且至多占用3条引出线。

主权项

1、在逻辑电路中增设“与”门、“或”门、观测线和控制线的易测设计方法(也称可测性设计方法)，其特征在于在电路中增设由“与”门[6]也可以是“或”门和输入线[1]，[2]，[3]，[4]、树根[5]构成的收集树，由触发器[7a]，[7b]，[7c]，[7d]、打入脉冲线[12]构成的寄存器或寄存器堆、由“或”门[19a]、“与”门[19b]，[19c]、反向门[20]和输出选通线[16]构成的输出合併电路三者组合，使其在电路中最多占用三条引出线。