Semiconductor memory.

摘要

Es wird ein neuartiger Speicheraufbau für sehr große Speicherarrays auf einem Chip beschrieben, dessen Speicherarray in eine Anzahl Subarrays (SA 1 bis SA N) unterteilt ist. Die Subarrays werden über gemeinsame Wortdecoder und Subarray-Decoder (WD bzw. DSA) angesteuert. Die Wortleitungen der einzelnen Subarrays sind durch Wortleitungsschalter (WS) einzelm selektierbar, und die Bitleitungen der Subarrays sind direkt auf ein gemeinsames Sammelleitungssystem (RB und WB) geführt und so verknüpft, daß die Peripherieschaltkreise, wie z. B. die Datenein- und -ausgangs-Schaltkreise (DI und DO) praktisch an jedem noch freien Platz auf dem Chip angeordnet werden können.