(A3 B1) ;INTEGRATABLE SEMICONDUCTOR CIRCUIT FOR A FREQUENCY DEVIDER

摘要

Im Interesse der Minderung der Verlustleistung und des schaltungstechnischen Aufwands bei einem zwei- oder mehrstufigen Frequenzteilers wird der gemäß der Erfindung aus in CML-Technik aufgebauten und die einzelnen Teilerstufen bildenden Master-Slave-Flip-Flopzellen bestehende Teiler derart ausgebildet, daß die einzelnen Teilerstufen hinsichtlich der Versorgungsspannung hintereinander geschaltet sind und sich demgemäß auf verschiedenen Pegeln der Versorgungsspannung befinden. Die aus zwei zueinander invertierten Taktfolgen bestehende Eingangsfrequenz steuert je einen der beiden Eingänge eines aus zwei einander gleichen transistoren gebildeten und an eine zum Bezugspotential führenden Konstantstromquelle gelegten Differenzverstärker, der zusammen mit einem entsprechend ausgestalteten ersten Netzwerk, das aus Transistoren und Lastwiderständen gebildet ist, die erste Teilerstufe, also das erste Master-Slave-Flip-Flop, bildet. Für die weiteren Stufen entfällt die Eingangsschaltung so daß jede Stufe nur noch aus einem dem Netzwerk der ersten Stufe entsprechenden weiteren Netzwerk besteht. Die dem Slaveteil der ersten Stufe angehörenden Ausgänge steuern je einen der beiden Eingange des zweiten Netzwerks usw.. Die dem Masterteil zugehörigen Ausgänge sind hingegen über den jeweils zugehörigen Lastwiderstand an einen außerhalb der genannten Netzwerke zum Versorgungspotential führenden Weg angeschlossen, dessen Spannungsabfall dem Spannungsabfall innerhalb der zum Versorgungspotential führenden Kette von Netzwerken angeglichen ist.