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Circuit de synchronisation de signaux de données dans lequel des signaux de données sont divisés en groupes d'un nombre prédéterminé de bits, possédant chacun un signal de synchronisation, tout signal d'adresse désiré et un signal de détection d'erreur permettant de détecter les erreurs dans le signal d'adresse, les groupes de signaux de données pouvant être écrits dans un dispositif de mémoire en fonction des signaux d'adresse. Le circuit de synchronisation possède un organe (4) détectant le signal de synchronisation et un organe (3) détectant toute erreur dans le signal d'adresse. Le circuit de synchronisation possède en outre un circuit générateur de signaux de synchronisation interne (6) et un circuit générateur de signaux d'adresse interne (10). Le circuit générateur de signaux de synchronisation interne (6) est mis en fonction lorsque l'organe de détection d'erreur (3) estime que le signal d'adresse est correct, de sorte que le circuit générateur de signaux de synchronisation interne (6) produit un signal de synchronisation interne qui commande le circuit générateur de signaux d'adresse interne (10). Le signal d'adresse ou le signal d'adresse interne est envoyé sélectivement au dispositif de mémoire (13) selon que le signal d'adresse est correct ou erroné. Il est ainsi possible d'obtenir une synchronisation de manière correcte et avec un circuit simple. |
