有限状态机电路之分解架构

摘要

本发明揭露一种有限状态机电路之分解架构，其藉由一储存模组依一选择信号选取输出一状态信号，并闩锁其他未被选取之状态信号，藉此，仅改变一有限状态机次电路之输入以降低有限状态机整体电路之峰值功率与平均功率；并藉由一缓冲模组调整信号传递时间，使得此状态信号与此选择信号可以同时被此储存模组接收，藉此，避免因信号处理之级数差异而产生延迟错误。