RANDOM ACCESS MEMORY SYSTEM HAVING HIGH-SPEED SERIAL DATA PATHS.

摘要

Pour surmonter le probleme pose par la limitation de la largeur de bande d'une memoire a acces selectif (RAM) un registre a decalage (20) est dispose dans une memoire matricielle (1) de sorte que le registre a decalage soit parallele aux lignes de rangees et soit connecte a au moins l'une des lignes de bits contenues dans le reseau matriciel. Des lignes d'entree et de sortie serielles separees a haute vitesse (21, 22) sont etablies par le registre a decalage. Ces lignes sont des lignes supplementaires qui s'ajoutent et fonctionnent independamment des lignes d'entree et de sortie a faible vitesse etablies normalement par la memoire a acces selectif (RAM). Par l'intermediaire de ce dispositif, une rangee de donnees peut etre transferee vers et depuis la memoire matricielle a une vitesse sensiblement plus elevee que la vitesse d'acces a un bit de la memoire a acces selectif (RAM).