| 主权项 |
l﹒一种具有锁上保护的积体CMOS电路,以掺杂半导体基材内所安排之基材偏压端子连至基材偏压产生器之输出,其中,有一个电容器设有两个电容器表面,其第一个电容器表面被集积于掺杂半导种基材内而其第二个电容器表面经由电子保护电路而连至此电容器之偏压产生器,上述电子保护电路利用由基材偏压端子引出之电压予以控制,因此,当由基材偏压端子引出之电压超出参考电位与电晶体之起始电压之差値时,第二个电容器表面与电容器偏压产生器利用电子保护电路予以分开,而当由基材偏压端子引出之电压较小于前述之差値时,第二个电容器表面与电容器之偏压产生器用电子保护电路予以相互连接。2﹒如申请专利节围第1项所述之积体电路,其中,第一种导电性型式半导体基材由第一种导电性型式之槽状半导体区域予以替,而第二种导电性型式之糟状半导体区域由第二幢导电性型式之半导体基材子以代替,第一种导电忡型式之槽状半导体区域被插入第二种导电性型式之半导体基材内。3﹒如申请专利范围第l或第2项所述之积体电路,其中,该电子保护电路含有比较器、放大器及电子开关。4﹒如申请专利范围第3项所述之积体电路,其中,该比较器含有负载元件与第一个场效电晶体之串联装置,此串联装置之负载元件之第一个端子连至正电压,此串联装置之同时当做第一个场效电晶体之端子及其基材端子用之第二个端子形成该比较器之第一个输入,而且,第一个场效电晶体之闸极端子代表该比较器之连接于地电位之第二个输入。5.如申请专利范围第4项所述之积体电路,其中,该电子开关含有p掺杂通道场效电晶体,而此场效电晶体之闸极端子被连至第一个场效电晶体与该串联装置之负载元件之连接点,场效电晶体之基材端子被连接于正电压,场效电晶体之泄电极端子被连接于第二个电容器表面,而且,场效电晶体之源极端子被连至电容器之偏压产生器。6﹒如申请专利范围第4项所述之积体电路,其中,该电子开关含有前面接有反相器之n 掺杂通道场效电晶体,其输入连至第一个场效电晶体与该串联装置之负载元件之连接点,反相器之输出被连接于该n掺杂通道场效电晶体之闸极端子,而该n掺杂场效电晶体之基材端子被连接于负电压,同时该n掺杂通道场效电晶体之源极端子被连至第二个电容器表面,而其泄电极被连至电容器之偏压产生器。7﹒如申请专利范围第4项所述之积体电路,其中,该负载元件系由通道型式不同于第一个场效电晶体之第二个场效电晶体予以形成,此第二个场效电晶体之闸极端子被连至第一个场效电晶体之闸极端子,而且,第二个场效电晶体之基材端子被连接于正电压。8﹒如申请专利范围第4项所述之积体电路,其中,该负载元件为电容器。9.如申请专利范围第8项所述之积体电路,其中,该电容系由通道型式不同于第一个场效电晶能之第二个场效电晶体予以形成,而且,共通于此第二个场效电晶体之源极、泄电极与基材之一个端子被连接于正电压(电源电压)。10.如申请专利范围第8项所述之积体电路,其中,该电容系由利用场效电晶体之闸极电容予以形成。11﹒如申请专利范围第1项所述之积体电路,其中,基材偏压产生器之输出经由电子开关连接于带有地电位之电路点,而该电子开关由引接至基材偏压端子之电压予以激励。12﹒如申请专利范围第I项所述之积体电路,其中,基材偏压产生器、电容器偏压产生器、电子保护电路与电子开关皆被集积于该半导体基材上。13﹒如申请专利范围第1项所述之积体电路,当做高积体密度之动态半导体记亿装置之周边电路者。图示简单说明:图I为CMOS电路技术之具有锁上保护电路的积体电路之示意断面图;图2为图l所示之具有锁上保护电路的积体电路,附设定位电路而形成本发明之另一个例示性实施例;图3为较佳之锁上保护电路之基本电路之示意方块图;图4为较佳之锁上保护电路之例示性实施例之简化示意电路图;图5舆6为具有电容性负载之有利的锁上保护电路之例示性实施例之简化示意电路图;而图7为根据本发明所采用之锁上保护电路中之电子开关(5)之例示意实施例之简化示意电路图。 |
