| 主权项 |
1.一种具有测试单元之电子电路,其包括: 复数个输入/输出(I/O)节点,以经由此等互连,将该 电子电路连接到至少一另外之电子电路; 于该电子电路之一测试模式中,测试该等互连之一 测试单元,该测试单元包括一具有复数个输入与一 输出之组合电路,该组合电路实行一除外的逻辑功 能; 该等I/O节点于该测试模式中,逻辑连接至该到试单 元,其中: 配置一第一选择的该等I/O节点,以分别承载此等输 入信号,并连接至该组合电路之该等复数个输入; 及 一包括一第一I/O节点之第二选择的该等I/O节点被 配置,以分别承载此等输出信号,该第一I/O节点耦 合至该组合电路之输出; 其特征为该等第二选择I/O节点进一步包括一第二I /O节点,于该测试模式中,经由旁通该组合电路之一 互连耦合至该等第一选择I/O节点之一I/O节点。 2.如申请专利范围第1项之电子电路,其特征为该等 第二选择I/O节点进一步包括一第三I/O节点,于该测 试模式中,经由旁通该组合电路之另一互连耦合至 该等第一选择I/O节点之另一I/O节点。 3.如申请专利范围第2项之电子电路,其特征为该第 二I/O节点经由一缓冲器电路耦合至该等第一选择I /O节点之该I/O节点,而该第三I/O节点经由一反向器 耦合至该等第一选择I/O节点之该另外I/O节点。 4.如申请专利范围第1项之电子电路,其特征为该电 子电路包括一测试控制节点,该配置之电子电路转 至该测试模式,分别在该测试控制节点上接收一控 制到试信号。 5.如申请专利范围第1项之电子电路,其特征为该电 子电路包括一主单元,于该电子电路之一功能模式 中,逻辑连接至该等I/O节点,该配置之主单元系根 据经向该等第一选择I/O节点之至少一子集所接收 之一形式为预定位元图样之测试控制信号,且将该 电子电路引入该测试模式中。 6.一种具有测试单元之电子电路配置,其包括: 一如申请专利范围第4或5项之电子电路;及 一另外之电子电路; 该电子电路与该另外之电子电路有此等互连; 其特征为该另外之电子电路之配置,系用以提供该 测试控制信号给该电子电路,并提供测试该等互连 之测试图样给该等第一选择I/O节点。 7.如申请专利范围第6项之电子电路配置,其特征为 该另外电子电路之配置,系用以从该等第二选择I/O 节点接收测试结果资料。 8.一种测试一电子电路与另一电子电路间之互连 之方法,该电子电路包括: 复数个输入/输出(I/O)节点,系用以经由该等互连将 该电子电路连接至该另外之电子电路; 一测试单元,系用以测试该电子电路之一到试模式 中之该等互连,该测试单元包括一具有复数个输入 与一输出之组合电路,该组合电路实行一除外逻辑 功能; 于该到试模式中,该等I/O节点逻辑连接至该测试单 元,其中: 配置该等I/O节点之一第一选择,以分别承载此等输 入信号,并被连接至该组合电路之该等复数个输入 ;及 该等I/O节点之一第二选择包括一第一I/O节点,并被 配置用以分别承载此等输出信号,该第一I/O节点耦 合至该组合电路之输出; 该方法包括该等步骤: 逻辑连接该测试单元与该等互连; 由该另外之电子电路将该测试资料放在该等互连 上;及 经由该第一I/O节点接收测试结果资料; 其特征为该方法进一步包括经由该等第二选择I/O 节点之一第二I/O节点接收进一步之测试结果资料, 于该到试模式中,该第二I/O节点经由旁通该组合电 路之一连接耦合至该等第一I/O节点之一I/O节点。 图式简单说明: 图1描绘根据本发明具有一测试单元之电子电路; 图2a描绘根据本发明能够由具有一测试单元之电 子电路侦测之一互连错误; 图2b描绘根据本发明能够由具有一测试单元之电 子电路侦测之另一互连错误;及 图3描绘根据本发明之一电子电路配置。 |
