半导体装置

摘要

本发明之目的是提供半导体装置及其制造方法，即使在非挥发性记忆器之定标(scaling)之进展情况，亦可以在一个之记忆单元保持多个位元之资讯。本发明之解决手段是在MONOS电晶体之通道部份形成沟TR1。然后，使闸极绝缘膜120中之氮化矽膜122中之包夹沟TR1之源极侧部份和汲极侧部份，可以用来保持电荷CH1，CH2使之具有作为第1和第2电荷保持部之功能，使用此种构成时，在捕捉电荷CH1后再捕捉电荷CH2之情况时，闸极电极130中之沟TR1内之部份130a担任屏蔽之任务。假如对闸极电极130施加固定电位时，由于电荷CH1感应之电场EF1之影响不会影响到第2电荷保持部，所以不会妨碍电荷CH2之捕捉。

主权项

1.一种半导体装置,其特征是具备有:半导体基板,在表面具有沟;和MIS(Metal Insulator Semiconductor)电晶体,包含有:源极区域,在上述半导体基板内形成面对上述表面;汲极区域,与上述源极区域介有上述沟隔开,在上述半导体基板内形成面对上述表面;闸极绝缘膜,在上述表面中之至少被上述源极区域和上述汲极区域包夹之部份之上,形成埋入到上述沟;和闸极电极,在上述闸极绝缘膜上,形成埋入到上述沟;在上述闸极绝缘膜中,可保持电荷之第1和第2电荷保持部,形成包夹上述沟。2.如申请专利范围第1项之半导体装置,其中上述闸极绝缘膜是积层膜,顺序的积层有第1氧化矽膜,氮化矽膜,和第2氧化矽膜;和上述第1和第2电荷保持部是上述氮化矽膜中之包夹上述沟之互相面对之第1和第2部份。3.如申请专利范围第1项之半导体装置,其中在上述闸极绝缘膜中之埋入到上述沟之部份,未形成有上述第1和第2电荷保持部。4.如申请专利范围第1项之半导体装置,其中上述第1和第2电荷保持部,在上述源极区域和上述汲极区域上具有端部。5.如申请专利范围第4项之半导体装置,其中在上述第1和第2电荷保持部之上述端部,形成有覆盖上述端部之绝缘膜。6.如申请专利范围第1项之半导体装置,其中上述沟之上端部和底部之角部部份成为圆弧状。7.如申请专利范围第1项之半导体装置,其中上述第1和第2电荷保持部是形成在上述闸极绝缘膜内之多个岛状区域。8.如申请专利范围第7项之半导体装置,其中上述岛状区域由矽或氮化矽膜所构成。9.如申请专利范围第1项之半导体装置,其中上述第1和第2电荷保持部形成在邻接于上述沟之侧面之上述闸极绝缘膜内。10.一种半导体装置,其特征是具备有:半导体基板,具有表面;和MIS(Metal Insulator Semiconductor)电晶体,包含有:源极区域,在上述半导体基板内形成面对上述表面;汲极区域,与上述源极区域隔离,在上述半导体基板内形成面对上述表面;闸极绝缘膜,形成在上述表面中之至少被上述源极区域和上述汲极区域包夹之部份之上;和闸极电极,形成在上述闸极绝缘膜上;在上述闸极绝缘膜中,可保持电荷之第1和第2电荷保持部,在连结上述源极区域和上述汲极区域之方向形成互相面对和隔离;上述闸极绝缘膜中之被上述第1和第2电荷保持部包夹之部份之膜厚,小于形成有上述第1和第2电荷保持部之部份之膜厚;和在上述第1和第2电荷保持部之间存在有上述闸极电极。11.如申请专利范围第10项之半导体装置,其中在上述第1和第2电荷保持部中之互相面对之端部与上述闸极电极之间,形成有存在于其间之绝缘膜。12.如申请专利范围第10项之半导体装置,其中上述第1和第2电荷保持部分别在上述源极区域和上述汲极区域上具有其他之端部。13.如申请专利范围第12项之半导体装置,其中在上述第1和第2电荷保持部之上述其他之端部,形成有覆盖在上述其他之端部之绝缘膜。14.如申请专利范围第10项之半导体装置,其中上述第1和第2电荷保持部均是形成在上述闸极绝缘膜内之岛状区域。15.如申请专利范围第14项之半导体装置,其中上述岛状区域由矽或氮化矽膜所构成。图式简单说明:图1显示实施形态1之半导体装置。图2显示实施形态2之半导体装置之制造方法。图3显示实施形态2之半导体装置之制造方法。图4显示实施形态2之半导体装置之制造方法。图5显示实施形态3之半导体装置之制造方法。图6显示实施形态3之半导体装置之制造方法。图7显示实施形态3之半导体装置之制造方法。图8显示实施形态3之半导体装置之制造方法。图9显示实施形态3之半导体装置之制造方法。图10显示实施形态3之半导体装置之制造方法。图11显示实施形态3之半导体装置之制造方法。图12显示实施形态3之半导体装置之制造方法。图13显示实施形态3之半导体装置之制造方法。图14显示实施形态3之半导体装置之制造方法。图15显示实施形态4之半导体装置。图16显示实施形态4之半导体装置之另一实例。图17显示实施形态5之半导体装置之制造方法。图18显示实施形态5之半导体装置之制造方法。图19显示实施形态5之半导体装置之制造方法。图20显示实施形态5之半导体装置之制造方法。图21显示实施形态6之半导体装置之制造方法。图22显示实施形态6之半导体装置之制造方法。图23显示实施形态6之半导体装置之制造方法。图24显示实施形态6之半导体装置之制造方法。图25显示实施形态6之半导体装置之制造方法。图26显示实施形态6之半导体装置之制造方法。图27显示实施形态7之半导体装置之制造方法。图28显示实施形态8之半导体装置。图29显示实施形态8之半导体装置之另一实例。图30显示实施形态9之半导体装置之制造方法。图31显示实施形态10之半导体装置。图32显示实施形态11之半导体装置之制造方法。图33显示实施形态11之半导体装置之制造方法。图34显示实施形态12之半导体装置。图35显示使用在非挥发性记忆器之记忆单元之习知之半导体装置之剖面图。图36显示非挥发性记忆器之构造之顶视图。图37显示非挥发性记忆器之更具体之构造之一实例之斜视图。图38显示非挥发性记忆器之更具体之构造之另一实例之斜视图。图39显示习知之半导体装置之定标。图40显示在习知之半导体装置中之保持2个位元之资讯之情况时之定标。图41显示实施形态14之半导体装置。图42显示实施形态14之半导体装置中保持有资讯之情况。图43显示实施形态14之半导体装置中读取资讯之情况。图44显示实施形态14之半导体装置之另一实例。图45显示实施形态14之半导体装置之另一实例。图46显示实施形态15之半导体装置。图47显示实施形态15之半导体装置之另一实例。图48显示实施形态15之半导体装置之另一实例。图49显示实施形态16之半导体装置。图50显示实施形态17之半导体装置之制造方法。图51显示实施形态17之半导体装置之制造方法。图52显示实施形态17之半导体装置之制造方法。图53显示实施形态17之半导体装置之制造方法。图54显示实施形态18之半导体装置之制造方法。图55显示实施形态18之半导体装置之制造方法。图56显示实施形态18之半导体装置之制造方法。图57显示实施形态18之半导体装置之制造方法。图58显示实施形态19之半导体装置之制造方法。图59显示实施形态19之半导体装置之制造方法。图60显示实施形态20之半导体装置。图61显示实施形态20之半导体装置之另一实例。