| 主权项 |
1.一种半导体装置,其系包含源极电极、汲极电极、设于源极电极与汲极电极之间的闸极、及由成为源极电极与汲极电极间之电流通路之半导体所构成的通道层者,其特征为包含有:第一障壁层,由具有对应上述闸极而添加高浓度之p型杂质之p型导电区域的半导体所构成;第二障壁层,隔着上述通道层而设于与上述第一障壁层之相反侧,且由电子亲和力小于上述通道层之半导体所构成;及第三障壁层,设于上述第一障壁层与上述通道层之间,且由电子亲和力小于上述通道层之半导体所构成;其中当上述第一障壁层之电子亲和力为x1,其能带隙为Eg1;上述第三障壁层之电子亲和力为x3,其能带隙为Eg3时,就成立下式x1-x3≦0.5(Eg3-Eg1) …(1)。2.如请求项1之半导体装置,其中,形成上述第三障壁层之半导体系由包含镓(Ga)、铝(Al)及铟(In)中之至少一个作为III族元素,且包含砷(As)及磷(P)中之至少一个作为V族元素的III-V族化合物半导体所构成。3.如请求项1之半导体装置,其中,形成上述第三障壁层之半导体系InGaP或AlGaInP或InGaAsP。4.如请求项1之半导体装置,其中,形成上述第三障壁层之半导体系Al组成比50%以上之AlGaAs或AlGaAsP或AlGaInAs。5.如请求项1之半导体装置,其中上述第三障壁层之厚度为20nm以下。6.如请求项1之半导体装置,其中,形成上述第一障壁层之半导体系AlGaAs或GaAs或InGaP。7.如请求项第1之半导体装置,其中,在上述第三障壁层与上述通道层之间,具备有由电子亲和力小于上述通道层之半导体所构成的第四障壁层。8.如请求项7之半导体装置,其中,形成上述第四障壁层之半导体系AlGaAs或GaAs。9.如请求项7之半导体装置,其中上述第三障壁层与上述第四障壁层之厚度和为20nm以下。10.如请求项1之半导体装置,其中,在上述第一障壁层与上述闸极之间,包括有其能带隙小于上述第一障壁层,且包含添加有高浓度之p型杂质之p型导电区域的半导体所构成的第五障壁层。11.如请求项10之半导体装置,其中,形成上述第五障壁层之半导体为GaAs。12.如请求项1之半导体装置,其中,添加于上述第一障壁层中的p型杂质为锌(Zn)。13.如请求项1之半导体装置,其中,在上述第一障壁层与上述第三障壁层之间,包含有由Zn之扩散速度慢于第一障壁层之半导体所构成的第六障壁层。14.如请求项13之半导体装置,其中,形成上述第六障壁层之半导体系GaAs或AlGaAs。15.如请求项13之半导体装置,其中,上述第三障壁层与上述第六障壁层之厚度和为25nm以下。16.如请求项1之半导体装置,其中,在与上述第三障壁层相接之闸极侧半导体层中,存在有5nm以上之厚度的半导体层,而该半导体层只含有上述第一障壁层中所含之p型杂质之最大浓度的十分之一以下的杂质。17.如请求项1之半导体装置,其中,于上述第一障壁层及第三障壁层中之至少一个层中添加高浓度之n型杂质。18.如请求项7之半导体装置,其中,于上述第一障壁层、第三障壁层及第四障壁层中之至少一个层中添加高浓度之n型杂质。19.如请求项13之半导体装置,其中,于上述第一障壁层、第三障壁层及第六障壁层中之至少一个层中添加高浓度之n型杂质。20.如请求项1之半导体装置,其中,形成上述通道层之半导体系InGaAs或GaAs。图式简单说明:图1系显示本发明半导体装置之第一实施形态的剖面图。图2系沿着图1之轴的能带图。图3系显示本发明半导体装置之第二实施形态的剖面图。图4系显示本发明半导体装置之第三实施形态的剖面图。图5系显示本发明半导体装置之第四实施形态的剖面图。图6系显示本发明半导体装置之第五实施形态的剖面图。图7系显示作为先前技术之半导体装置之习知型JPHEMT的剖面图。图8系沿着图7之轴的能带图。 |
