| 摘要 |
codificador e decodificador que utiliza estágio aritmético apra comprimir espaço de código que não é integralmente utilizado. uma arquitetura de codificador/decodificador que utiliza um codificador aritimético para codificar as parcelas msb da saída de um factorial pulse coder (codificador de pulso fatorial) que codifica a saída de um codificador fonte de primeiro nível, por exemplo, mdct. sub-partes (por exemplo, bandas de frequência) de parcelas (por exemplo, quadros) do sinal são ordenadas adequadamente em ordem crescente com base em medida relacionada á energia do sinal (por exemplo, a própria energia do sinal). em um sistema que sobrepõe arithmetic emcoding em codificação factorial pulse resulta em bits re-alocados para bandas com maior conteúdo de energia de sinal produzindo qualidade de sinal mais alta e eficiência de utilização de bit mais alta. |
