| 主权项 |
1.一种用以在制造一积体电路中,按双极生产过程制造一集极插销之方法,特别是设计供无线电应用设备或其他高速通信用之一积体电路,该积体电路包括一实质上无位置错乱之隔离沟槽,其特征为:-藉侵蚀作用完成一集极开口(138),因露出在半导体结构(144)内所含一上矽表面(109a)或氧化物表面(129a)之一由场氧化物(120)围绕之预定面积,-产生一布植损坏,或使成非晶状之面积,且至少部份掺杂(139),由上矽表面向下达一较经由上矽表面(109a)藉由一预定剂量与能量之离子布植之该场氧化物深度要浅之深度,以及-随后热处理该半导体结构(144)。2.如申请专利范围第1项之方法,其特征为:该面积之表面区系制成非晶状,特别是布植重离子,诸如锑离子之砷。3.如申请专利范围第2项之方法,其特征为:藉布植数値级1*1015离子/cm2剂量之砷离子且有数値级80 keV之能量。4.如申请专利范围第2或3项之方法,其特征为:使该面积(139)掺杂由其表面向下,特别是藉布植轻离子,诸如磷光质。5.如申请专利范围第4项之方法,其特征为:藉布植数値级3*1015离子/cm2剂量之磷光质离子且有数値级50 keV之能量。6.如申请专利范围第1项之方法,其特征为:完成该面积(139)达最大深度约200nm及选定环场氧化物(120)之厚度为至少500nm。7.如申请专利范围第1项之方法,其特征为:利用热处理该面积(139)系由底部向上再结晶,最佳在温度的550-600℃为时约1/2-1小时。8.如申请专利范围第1项之方法,其特征为:经由 炼法使掺杂之离子向下扩散达一半导体结构(144)内所含之底部扩散面积(105),最佳在温度约950℃为时约1小时。9.一种用以制造一积体电路之方法,特别是制造一设计供无线电应用设备或其他高速通信用之积体电路,以完成积体电路内所含半导体元件之隔离,其特征为:-使PECVD-TEOS类之一硬面罩(124),尤其是一氧化层,沉淀在半导体结构(118)上,包含上矽表面(109a),-藉侵蚀作用,露出该上矽表面(109a)之一预定面积而完成一沟槽开口(125),-将因此在预定面积以内所得半导体结构侵蚀达一预定深度而完成一沟槽(126),-利用侵蚀作用清除该硬面罩(124)及该第一矽层(122),-均匀沉淀一第一氧化层(129),最佳属LPCVD-TEOS类,在半导体结构(127)上,特别在沟槽(126)内,-均匀沉淀一分离层(130),最佳属氮化矽,在该第一氧化层(129)上,-藉沉淀一矽层(134,135)在分隔层(130)上,特别在沟槽(125)内且使矽层(134,135)往回侵蚀,及-热长成一盖氧化物(136)在沟槽开口(134)上。10.如申请专利第9项之方法,其特征为:上矽表面(109a)系用氧化物(121,120)遮盖,及硬面罩(124)被沉淀以前第一矽层(122),最佳为聚矽,系沉淀在氧化物(121,120)上。11.如申请专利范围第9或10项之方法,其特征为:选定氧化罩(121,120)系包括(至少部份)场氧化物(120)。12.如申请专利范围第9项之方法,其特征为:沟槽(126)在第一氧化层(129)被沉淀以前系利用湿侵蚀作用加以清洁。13.如申请专利范围第12项之方法,其特征为:用加温之SC-1执行湿侵蚀作用。14.如申请专利范围第9项之方法,其特征为:在第一氧化层(129)被沉淀以前在沟槽内形成一薄热效氧化物。15.如申请专利范围第9项之方法,其特征为:沟槽(126)系制成一锥形,最佳深度约5-8m。16.如申请专利范围第9项之方法,其特征为:沟槽之底部(126a)系制成为圆形。17.如申请专利范围第9项之方法,其特征为:第一氧化层(129)予以硬化,最住在氧气大气中温度约900℃。18.如申请专利范围第9项之方法,其特征为:第一氧化层(126)系沉淀至约50-200nm厚度。19.如申请专利范围第9项之方法,其特征为:第二氧化层(132),最佳为LPCVD-TEOS类,系均匀沉淀在分隔层(130)上,特别沉淀在沟槽(126)内,即在灌充沟槽(126)以前,且当矽层(134,135)被侵蚀回复时使用第二氧化层(132)作为侵蚀停止层。20.如申请专利范围第9项之方法,其特征为:矽层(134,135)系由微结晶矽所制成。21.如申请专利范围第9项之方法,其特征为:盖氧化物(136)系制成至个别选定之厚度。22.如申请专利范围第11项之方法,其特征为:以适切方式完成一掺杂之底部扩散面积(105)使在用氧化物遮盖以前在矽表面(109a)产生一梯阶(108)。23.如申请专利范围第22项之方法,其特征为:按双穴程序由半导体结构(110)内所含一外延层(109)之掺杂即可获得一n井(111)及一p井(113),其中选定进一步加强之梯阶(108)系位在n井(111)与p井(113)之间。24.如申请专利范围第23项之方法,其特征为:特别根据Locos技术,在第一矽层(122)沉淀以前,在n井(111)与p井(113)间之边缘面积上完成场氧化物(120),由此在磁场氧化表面(120a)内可获得一梯阶(115)。25.如申请专利范围第24项之方法,其特征为:选定半导体结构之上矽表面(109a)之预定面积以包括在n井(111)与p井(113)间所获之梯阶(108),预定面积系露出以制成沟槽开口(125)。26.如申请专利范围第9项之方法,其特征为:选定氧化罩以包括(至少部份)一Kooi氧化物(121),最佳在第一氧化层(129)沉淀以前,清除Kooi氧化物(121)。27.如申请专利范围第9项之方法,其特征为:制成无位置错乱之集极插销藉:-藉侵蚀作用,由露出绕以场氧化物(120)之上矽表面(109a)或氧化表面(129a)的预定面积即完成一集极开口(138),-系受布植损坏或制成非晶状即完成一面积(139),且至少部份掺杂由上矽表面(109a)向下达一深度较佳上矽表面(109a)布植预定剂量及能量之离子所成之场氧化物之深度要浅,及-热处理以此方式所获之半导体结构。28.如申请专利范围第27项之方法,其特征为:该面积之表面区系制成非晶状,特别是由重离子诸如砷离子或锑离子之布植所制成。29.如申请专利范围第27项之方法,其特征为:该面积(139)系由其表面区向下掺杂,特别是由布植轻离子,诸如磷光质离子。30.如申请专利范围第27项之方法,其特征为:该面积(139)由热处理自底部向下予以再结晶,制成掺杂之离子以藉 炼法向下扩散达半导体结构(144)内所含之掺杂底部扩散面积(105)。31.一种集极插销,具有一隔离而实质无位置错乱之沟槽之双极积体电路内,特别是在供无线电应用或其他高速通信用之双极积体电路内,其特征为:-藉露出绕以场氧化物(120)及含在半导体结构(144)内之一上矽表面(109a)或氧化表面(129a)之一预定面积即可获致之集极开口(138),-经由一实质近表面之离子布植,而后由底部向上再结晶,及扩散而制成之一面积(139),全无位置错乱及至少部份掺杂,自绕以场氧化物(120)之上矽表面的该面积向下达近半导体结构(144)内所含之一被掺杂之底部扩散面积(105)。32.如申请专利范围第31项之集极插销,其特征为:该面积之表面区包括布植之砷离子或锑离子,在表面区以下该面积之诸区包括布植及扩散之磷光质离子。33.一种在积体电路内具有实质上无位置错乱之隔离沟槽的双极电晶体,特别是在设计供无线电应用设备或另外高速通信之积体电路内之双极电晶体,其特征为:-集极开口(138),藉露出绕以场氧化物(120)及半导体结构内(144)所含上矽表面(109a)或氧化面积(129a)之预定面积而制成之一集极开口(138),一无位置错乱且至少部份掺杂面积(139)自在绕以场氧化物(120)之上矽表面上之该面积向下对半导体结构(105)内所含掺杂底部扩散面积(105),并经由一实质上近表面之离子布植,而后自底部向上再结晶,及扩散而制成。34.一种用以隔离积体电路内所含半导体元件之沟槽,该积体电路系特别设计供无线电应用设备或其他高速通信,其特征为:-一于一半导体结构(144)之一预定面积内具有一预定形状之经侵蚀沟槽(126),-一最佳属LPCVD-TEOS型之第一氧化层(129),均匀沉淀在沟槽(126)内,-一最佳为氮化矽之分隔层(130),均匀沉淀在第一氧化层(129)上,-一矽灌充物(134),及-一热长成在该矽灌充物(134)上之盖氧化物(136)。35.如申请专利范围第34项之沟槽,其特征为:一渐缩之宽度及圆形底部(126a)。36.如申请专利范围第34或35项之沟槽,其特征为:深度约5-8m。37.如申请专利范围第34项之沟槽,其特征为:第一氧化层(129)系予硬化,约50-200nm厚。38.如申请专利范围第34项之沟槽,其特征为:最佳LPCVD-TEOS型之第二氧化层(132),系均匀沉淀在沟槽(126)之分隔层(130)。39.如申请专利范围第34项之沟槽,其特征为:矽灌充物(134)系由微结晶矽所组成。40.如申请专利范围第34项之沟槽,其特征为:由一磁场氧化面积(120),围绕在沟槽之上部份。41.如申请专利范围第34项之沟槽,其特征为:矽灌充物(134a)之上表面包括一梯阶。42.一种具有隔离且实质上无位置错乱沟槽之积体电路,特别是设计供无线电应用设备或其他高速通信之一种积体电路,其特征为一集极插销,包括:-一由绕以场氧化物(120)而包含在半导体结构(144)之上矽表面(109a)或氧化表面(129a)的预定面积之露出而完成之集极开口(138),-一无位置错乱且至少部份掺杂之面积(139),自绕以场氧化物(120)之上矽表面之该面积向下朝包括在半导体结构(144)内之一掺杂底部扩散面积(105),经一实质上近表面离子布植,而后由底部向上再结晶,及扩散而完成。43.一种积体电路,特别是设计供无线电应用设备或其他高速通信之积体电路,其特性为一沟槽,包括:-一预定形状及深度之经侵蚀沟槽(126),即在半导体结构(144)之预定面积以内予以侵蚀,-一最佳为LPCVD-TEOS型之第一氧化层(129),系均匀沉淀在沟槽(126)内,-一最佳为氮化矽之分隔层(130),系均匀沉淀在该第一氧化层(129)上,-一矽灌充物(134),及-一盖氧化物(136),热长成在矽灌充物(134)上。44.如申请专利范围第43项之积体电路,其特征为一集极插销,包括:-一集极开口(138),由绕以场氧化物(120)并包括在半导体结构内之上矽表面(109a)或氧化表面(129a)之预定面积之露出而完成者,-一无位置错乱且至少部份掺杂之面积(139)自绕以场氧化物(120)之上矽表面之该面积向下朝包括在半导体结构(144)内之掺杂底部扩散面积(105),经实质上近表面之离子布植,而后自底部向上再结晶,及扩散而完成之面积(139)。图式简单说明:第一图-第三图,为横切面视图,根据先前工艺,说明在积体电路制造中制作一沟槽及一集极插销之一种方法。第四图-第七图,为横切面视图,根据本发明,说明在积体电路制造中制作一沟槽之一种方法。第八图,为横切面视图,根据本发明说明当制造一积体电路时制作一集极插销之一种方法。 |
