半导体装置、半导体装置之检查方法及半导体装置之检查装置

摘要

具有记忆体之半导体装置中，资料输入出端子多位元（bit）化时，对应先前之半导体装置之检查装置，无法测试存储器，致必须购换检查装置。为解决上述课题，本发明系在连接于检查装置之资料汇流排（Data bus）ＤＢ１与其他资料汇流排ＤＢ２～ＤＢｋ之间设测试用缓冲电路ＴＢ２～ＴＢｋ，在资料汇流排ＤＢ１～ＤＢｋ与记忆体单元方块（Memorycell block）Ｍ１～Ｍｋ间设置缓冲电路ＩＢ１～ＩＢｋ。

主权项

1.一种半导体装置,其特征为具备:分别具有m位之资料线之第1至第n记忆方块,及各m位之第1至第n资料滙流排,及将i为1至n之任何自然数,第i之缓冲电路之一端系连接于前述第1记忆方块之资料线,第i之缓冲电路另一端系连接于前述第1资料滙流排之第1至第n缓冲电路,及将i为1至n-1之任何自然数,第i之测试用缓冲电路一端系连接于前述第1之资料滙流排,第i之测试用缓冲电路之另一端系连接于前述第i+1之资料滙流排之第1至第n-1之测试用缓冲电路,及将定时(timing)信号供给输入端子,控制前述第1至第n之缓冲电路及前述第1至第n-1之测试用缓冲电路之控制电路。2.一种半导体装置,其特征为具备:分别具有m位元之资料线之第1至第n记忆方块,及各m位元之第1至第n资料滙流排,及将i为1至n之任何自然数,第i之缓冲电路之一端系连接于前述第1记忆方块之资料线,第i之缓冲电路另一端系连接于前述第1资料滙流排之第1至第n缓冲电路,及将i为1至n-1之任何自然数,第i之测试用缓冲电路一端系连接于前述第1之资料滙流排,第i之测试用缓冲电路之另一端系连接于前述第i+1之资料滙流排之第1至第n-1之测试用缓冲电路,及将定时信号供给输入端子,控制前述第1至第n之缓冲电路及前述第1至第n-1之测试用缓冲电路之控制电路,及具有连接于前述第1至第n之资料滙流排之mn位元之资料输入出端子之CPU电路。3.如申请专利范围第1项所述之半导体装置中,更具有生成前述定时信号之定时信号产生电路。4.如申请专利范围第2项所述之半导体装置中,更具有生成前述定时信号之定时信号产生电路。5.如申请专利范围第2项所述之半导体装置中,前述定时信号系前述CPU电路生成。6.一种半导体装置之检查方法,即将测试资料供给m位之第1资料滙流排,将i为1至n-1之任一自然数,第i之测试用缓冲电路之一端系连接于前述第1资料滙流排,第i之测试用缓冲电路之另一端系导通连接于m位元之第i+1之资料滙流排之第1至第n-1之测试用缓冲电路,将i为1至n之任一自然数,第i之缓冲电路之一端系连接于前述第i之资料滙流排,第i之缓冲电路之另一端系导通连接于第i之存储方块之m位元之资料线之第1至第n之缓冲电路,同时将前述测试资料写进前述第1至第n之记忆方块,由前述第1记忆方块读出前述测试资料时,导通前述第1缓冲电路,不导通前述第1至第n-1之测试用缓冲电路,将i为2至n之任一自然数自第i之记忆方块读出前述测试资料时,导通前述第i之缓冲电路与前述第i-1之测试用缓冲电路,不导通其以外之测试用缓冲电路与前述第1缓冲电路,经前述第1资料滙流排自前述第1至第n之记忆方块依序读出前述测试资料,予以测试。7.一种半导体装置之检查方法,其特征系在于将测试资料写进第1记忆方块时,将测试资料供给m位之第1资料滙流排,导通一端连接于前述第1资料滙流排另一端连接于前述第1记忆方块之m位元之资料线之第1缓冲电路,将i为1至n-1之任一自然数,不导通第i之测试用缓冲电路一端连接于前述第1资料滙流排,第i之测试用缓冲电路之另一端连接于m位元之第i+1之资料滙流排之第1至第n-1之测试用缓冲电路,将i为2至n之任一自然数将测试资料为进第i之存储方块时,将测试资料供给前述第1之资料滙流排,导通前述第i-1之测试用缓冲电路与一端连接于前述第i之资料滙流排另一端连接于前述第i之记忆方块之m位元之资料线之第i之缓冲电路,不导通其以外之前述测试用缓冲电路与前述第1缓冲电路,依序将测试资料写进前述第1至第n之记忆方块,自前述第1记忆方块读出前述测试资料时,导电前述第1缓冲电路,不导通前述第1至第n-1之测试用缓冲电路,将i为2至n之任一自然数自第i之存储方块读出前述测试资料时,导通前述第1缓冲电路与前述第i-1之测试用缓冲电路,不导通其以外之测试用缓冲电路与前述第1缓冲电路,经前述第1资料滙流排自前述第1至第n之记忆方块依序读出前述测试资料,予以测试。8.一种半导体装置之检查装置,其特征于具备:分别具有m位之资料线之第1至第n记忆方块,及各m位元之第1至第n资料滙流排,及将i为1至n之任何自然数,第i之缓冲电路之一端系连接于前述第1记忆方块之资料线,第i之缓冲电路另一端系连接于前述第1资料滙流排之第1至第n缓冲电路,及将i为1至n-1之任何自然数,第i之测试用缓冲电路一端系连接于前述第1之资料滙流排,第i之测试用缓冲电路之另一端系连接于前述第i+1之资料滙流排之第1至第n-1之测试用缓冲电路,及将定时(timing)信号供给输入端子,控制前述第1至第n之缓冲电路及前述第1至第n-1之测试用缓冲电路之控制电路之半导体装置之前述第1资料滙流排所连接之至少1个m位元之输入出端子,及生成前述定时信号之定时信号产生电路。图式简单说明:第一图:显示具有本发明之测试电路之半导体记忆装置图。第二图:显示先前之半导体记忆装置之测试定时图。第三图:显示本发明之半导体记忆装置之测试定时图。第四图:显示具有本发明之测试电路之存储混载半导体装置图。第五图:缓冲电路及测试用缓冲电路之电路图。第六图:测试用控制电路之电路图。第七图:定时信号产生电路之电路图。第八图:显示第七图所示定时信号产生电路之定时图。第九图:显示同时测试多数个具有16位元之测试用资料I/O之半导体装置之检查装置图。第十图:显示同时测量多数个具有32位元测试用资料I/O之半导体装置之检查装置图。