| 主权项 |
1.一种半导体积体电路,包括有记忆器巨集与接达控制电路,该记忆器巨集具有各自分配有组位址之复数个记忆器组,各记忆器组包括:字线,其由列位址信号选择;数元线,其由行位址信号选择而结合于上述记忆器巨集之资料线;记忆器格,其系设在上述字线与数元线之交点;以及感测放大器,其可将读自上述记忆格之记忆资讯加以锁定;该接达控制电路包括:指令及位址信号之输出电路,其可按每一个记忆器组使之动作;命中判定电路,其可将已锁定于上述感测放大器之资料回应于后续之接达要求而输出于上述资料线;以及位址先行发行电路,其可于接着对来自外部之接达位址的记忆器巨集之接达控制之后,先行发行对于该来自外部之接达位址具有预定偏置之接达位址,俾令感测放大器自记忆器巨集之记忆器格先读该先行发行的位址资料。2.如申请专利范围第1项之半导体积体电路,其中该输出电路所输出之位址信号系将组位址变换于行位址信号之上位数元侧,将列位址信号变换于组位址信号之上位数元侧,而上述预定偏置,假设行位址信号之数元数为i时,则自行位址信号之最下位起为2之i次方。3.如申请专利范围第2项之半导体积体电路,其中对于来自外部的接达位址具有预定偏置之接达位址,应采指定与该来自外部的接达位址所指定之记忆器组互异之记忆器组之位址。4.如申请专利范围第3项之半导体积体电路,其中该命中判定电路具有比较电路,用以检测供自外部之接达位址与上述感测放大器所保有记忆资讯之接达位址间之一致或不一致,该指令及位址信号之输出电路系用以回应于上述比较电路之不一致检测而对由来自外部之接达位址所指定之记忆器巨集,指示记忆器组、字线及数元线之选择动作,并回应上述比较电路之一致检测,令由来自外部之接达位址所指定之记忆器巨集抑止字线选择动作而指示记忆器组及数元线选择动作。5.如申请专利范围第4项之半导体积体电路,其中该命中判定电路更具有可按每一个记忆器组保持上述感测放大器所保有记忆资讯之接达位址资讯之位址暂存器,上述比较电路则将该位址暂存器所保有之接达位址资讯与此次之接达位址相比较,并将比较结果输出至上述指令及位址信号之输出电路。6.如申请专利范围第1项之半导体积体电路,其更具备连接至上述接达控制电路之CPU,与连接至上述CPU及接达控制电路之主快取记忆器,该接达控制电路具有位址对准调整电路,用以将供自上述CPU之位址信号中与分配给主快取记忆器索引位址之复数个位址数元之排列不同的排列,分配给记忆器组之组位址。7.如申请专利范围第1项之半导体积体电路,其更具备连接至上述接达控制电路之CPU,与连接至上述CPU及接达控制电路之主快取记忆器,该接达控制电路可将供自上述CPU之位址信号中主快取记忆器的标记位址之至少下位2数元,分配给指定上述记忆器组之位址与指定记忆器巨集之位址或分配给其中任一方。8.如申请专利范围第1项之半导体积体电路,其更具备连接至上述接达控制电路之CPU,与连接至上述CPU及接达控制电路之主快取记忆器,该接达控制电路可将供自上述CPU之位址信号中主快取记忆器的索引位址之至少下位2数元,分配给指定上述记忆器组之位址与指定记忆器巨集之位址或分配给其中任一方。9.如申请专利范围第1项之半导体积体电路,其更具备连接至上述接达控制电路之CPU,与连接至上述CPU及接达控制电路之主快取记忆器,该接达控制电路可将供自上述CPU之位址信号中主快取记忆器的索引位址之至少下位2数元,分配给行位址信号。10.如申请专利范围第4项之半导体积体电路,其中该记忆器格为动态型记忆器格,由该接达控制电路所供给之指令为用以指示字线选择动作之第一指令及用以指示数元线动作之第二指令。11.一种资料处理系统,包括有:CPU;主快取记忆器,连接于该CPU;次要快取记忆器,连接于该主快取记忆器及该CPU而与该主快取记忆器相对;该次要快取记忆器更具有记忆器巨集与接达控制电路;该记忆器巨集具有各自分配有组位址之复数个记忆器组,各记忆器组包括:字线,其由列位址信号选择;数元线,其由行位址信号选择而结合于上述记忆器巨集之资料线;记忆器格,其系设在上述字线与数元线之交点;以及感测放大器,其可将读自上记忆格之记忆资讯加以锁定;该接达控制电路包括:输出电路,其可对记忆器巨集输出能按每一个记忆器组使之动作之指令及位址信号;命中判定电路,其可将已锁定在该感测放大器之资料回应后续之接达要求而向该资料线输出;以及位址对准调整电路,其可将自该接达控制电路之外部供给之接达位址信号之数元排列加以变更而向记忆器巨集输出。12.如申请专利范围第11项之资料处理系统,其中该位址对准调整电路,可将由该CPU所供给位址信号中以与分摊于主快取记忆器之索引位址的复数个位址数元之排列不相同之排列,分配给该组位址。13.如申请专利范围第11项之资料处理系统,其中该位址对准调整电路,系用以自该CPU所供给位址信号中至少将当做主快取记忆器之索引位址而使用之位址资讯之全部或一部份加以变更而分配给该记忆器组之组位址。14.如申请专利范围第13项之资料处理系统,其中该位址对准调整电路,系用以自该CPU供给之位址信号中作为该主快取记忆器的索引位址而使用之位址资讯之一部份与作为标记位址而使用之位址资讯之一部份予以掉换而分配给该记忆器组之组位址。15.如申请专利范围第14项之资料处理系统,其中该位址对准调整电路包括:开关电路,用以令位址资讯之排列变更成为可变;以及控制暂存器,可加以锁定用以决定该开关电路之开关状态之控制资讯;而该控制暂存器系由该CPU执行接达。16.如申请专利范围第11项之资料处理系统,其中,该命中判定电路具有比较电路,用以检测供自外部之接达位址与上述感测放大器所保有记忆资讯之接达位址间之一致、不一致;该指令及位址信号之输出电路,系回应该比较电路之不一致检测,对由供自外部之接达位址所指定之记忆器巨集,指示记忆器组、字线及数元线之选择动作,并回应该比较电路之一致检测,令由供自外部之接达位址所指定之记忆器巨集抑止字线选择动作而指示记忆器组及字线选择动作。17.一种快取记忆器,包括有DRAM巨集与接达控制电路,该DRAM巨集具有各自分配有组位址之复数个记忆器组,各记忆器组包括:字线,其由列位址信号选择;数元线,其由行位址信号选择而结合于上述记忆器巨集之资料线;记忆器格,其系设在上述字线与数元线之交点;以及感测放大器,其可将读自上述记忆格之记忆资讯加以测定;该接达控制电路具有:指令及位址信号之输出电路,其可按每一个记忆器组使之动作;命中判定电路,其可将已锁定于上述感测放大器之资料回应于后续之接达要求而输出于上述资料线;该记忆器组具有由字线选择起以第一时序令感测放大器活化之第一动作模式,与由字线选择起以慢于该第一时序之第二时序令感测放大器活化之第二动作模式。18.如申请专利范围第17项之快取记忆器,其中该第一动作模式为破坏性写入,该第二动作模式为再新模式。19.如申请专利范围第17项之快取记忆器,其系于具有连接于CPU之主快取记忆器之资料处理系统中,可使之作为相对于上述主快取记忆器之次要快取记忆器而动作。20.一种半导体积体电路,包括有具有第一接达埠与第二接达埠之控制电路,与经由固有之资料线各自连接于该接达控制电路之复数个记忆器巨集,该记忆器巨集具有各自分配有组位址之复数个记忆器组,各记忆器组包括:字线,其由列位址信号选择;数元线,其由行位址信号选择而结合于上述记忆器巨集之资料线;记忆器格,其系设在上述字线与数元线之交点;以及感测放大器,其可将读自上述记忆格之记忆资料加以锁定;该接达控制电路包括:选择器,其可分别选择经由该第一接达埠接达之记忆器巨集与经由该第二接达埠接达之记忆器巨集;优先接达判定电路,其于经由该第一接达埠之接达与经由该第二接达埠之接达系使用互异的记忆器巨集之接达时,则允许来自双方接达埠之并联接达;指令及位址信号之输出电路,其可对于应接达之记忆器巨集,按每一记忆器组使其动作;以及命中判定电路,其可将锁定于该感测放大器之资料回应于后续之接达要求而输出于资料线。21.如申请专利范围第20项之半导体积体电路,其中该优先接达判定电路,经由第一接达埠之接达与经由第二接达埠之接达若为使用同一记忆器巨集之接达时,使预先设定的优先度高之一方的接达埠之动作优先。22.如申请专利范围第21项之半导体积体电路,其中该第一接达埠及第二接达埠中任一方或其双方具有静态随机接达记忆器介面功能。23.如申请专利范围第20项之半导体积体电路,其于具有CPU、第一位址滙流排、第一资料滙流排、滙流排介面电路、第二位址滙流排、以及第二资料滙流排之资料处理系统中,该第一接达埠可经由该第一位址滙流排与该第二位址滙流排连接至该CPU,该第二接达埠可经由该第二位址滙流排与该第二位址滙流排连接至该滙流排介面电路。24.如申请专利范围第20项之半导体积体电路,其于具有CPU、主快取记忆器、第一位址滙流排、第一资料滙流排、主滙流排、第二位址滙流排、以及第二资料滙流排之资料处理系统中,该第一接达埠可经由该第一位址滙流排与该第二位址滙流排连接至该主快取记忆器,该第二接达埠可经由该第二位址滙流排与该第二位址滙流排连接至该主滙流排,而该半导体积体电路可作为相对于该主快取记忆器之次要快取记忆器而动作。图式简单说明:第一图为适用本发明之半导体积体电路的一例之CPU/DRAM组合LSI(LSI系统)之方块图。第二图为显示第一图之DRAM巨集之一例之方块图。第三图为显示DRAM组与全局性位元线之连接构成之一例之电路图。第四图为显示接达最佳化程式之一例之方块图。第五图为显示主快取记忆器之基本构成之一例之方块图。第六图为将使用复数个DRAM巨集之感测放大器快取记忆器功能之逻辑性构成以能与主快取记忆器比对之方式所显示之方块图。第七图为显示位址先行发行动作之一例的时序图表。第八图为显示考量位址先行发行时之命中判定电路之一例之方块图。第九图为显示以未由位址对准调整电路实行位址对准之状态下供给主快取记忆器的CPU之输出位址信号与供给DRAM巨集的接达最佳化程式之输出位址信号间之对应关系之一例子说明图。第十图为显示由位址对准调整电路的位址对准所得CPU之输出位址信号与接达最佳化程式间之对应关系之第一例说明图。第十一图为显示由位址对准调整电路的位址对准所得CPU之输出位址信号与接达最佳化程式间之对应关系之第二例说明图。第十二图为显示位址对准调整电路之一例子方块图。第十三图为显示如第九图未实行位址对准调整时依序接达CPU之位址空间时执行字线选择动作之DRAM组之顺序说明图。第十四图为显示如第十图实行位址对准调整时序依序接达CPU之位址空间时执行字线选择动作之DRAM组之顺序说明图。第十五图为显示第十一图实行位址对准调整时依序接达CPU之位址空间时执行字线选择动作之DRAM组之顺序说明图。第十六图为显示资料缓冲器电路之一例之方块图。第十七图为显示使用同一巨集DRAM而会产生接达竞争时之优先接达判定以及依其的接达动作之控制程序之一例之流程图。第十八图为例示若干依照优先接达判定结果的巨集DRAM之动作时序之时序图表。第十九图为概略显示站在非竞争巨集DRAM的无闭塞多接达之观点的另一LSI系统之例子方块图。第二十图为显示破坏性写入模式之一例之直接丛发写入模式动作例子时序图表。第二十一图为显示更新模式的动作例子时序图表。第二十二图为显示假定对于字线一条份之写入也实行非破坏性写入时之动作时序之比较例时序图表。 |
