| 发明名称 | 并行处理的可分割的乘法累加单元 | ||
| 摘要 | 本发明一种并行处理的可分割的乘法累加单元，其特征在于，其中包括：一个部分积生成单元，一个部分积累加阵列，一个可分割累加器构成；其中部分积生成单元的输出端连接于部分积累加阵列的输入端；部分积累加阵列的输出端连接于可分割累加器的输入端；利用该结构实现32位、16位和8位乘法累加运算。 | ||
| 申请公布号 | CN1584821A | 申请公布日期 | 2005.02.23 |
| 申请号 | CN03153649.2 | 申请日期 | 2003.08.19 |
| 申请人 | 中国科学院微电子中心 | 发明人 | 姜小波;陈杰 |
| 分类号 | G06F7/38 | 主分类号 | G06F7/38 |
| 代理机构 | 中科专利商标代理有限责任公司 | 代理人 | 汤保平 |
| 主权项 | 1、一种并行处理的可分割的乘法累加单元，其特征在于，其中包括：一个部分积生成单元，一个部分积累加阵列，一个可分割累加器构成；其中部分积生成单元的输出端连接于部分积累加阵列的输入端；部分积累加阵列的输出端连接于可分割累加器的输入端；利用该结构实现32位、16位和8位乘法累加运算。 | ||
| 地址 | 100029北京市德胜门外祁家豁子 | ||