数据处理器及控制系统

摘要

本发明提供一种实现数据处理的高速化和减轻CPU的负担的事件响应控制技术。除了采用中断控制器(13)还采用事件链接控制器(6)，该事件链接控制器(6)响应所产生的事件信号(EVT)而输出与电路模块对应的工作的起动控制信号(STR)。电路模块能够产生事件信号，事件链接控制器根据由事件控制信息(ECI)所定义的上述事件信号与起动控制信号之间的对应来产生上述起动控制信号。由于能够根据事件存储信息规定事件信号与起动控制信号的关联，因此能够按序控制由该关联所规定的多个电路模块的动作。如同中断处理的情况那样，并不伴随基于处理装置的保存或返回处理，也并不需要采用针对产生竞争的中断请求的优先级控制。

主权项

1.一种数字处理器，包括：用于执行命令的中央处理装置；由上述中央处理装置所利用的多个电路模块；响应所产生的事件信号而对上述中央处理装置进行中断请求的中断控制器；以及响应所产生的事件信号而向上述电路模块输出工作的起动控制信号的事件链接控制器，其中，上述电路模块能够产生事件信号，上述事件链接控制器具有可重写的存储电路，上述存储电路存储用于确定响应上述事件信号而要输出的起动控制信号的事件控制信息。