| 主权项 |
1.一种由程式中所控制之缩减处理器,具有一结构且适以于含有不同种类缩减之若干缩减步骤中缩减该结构,其特征为一此类之第一阶位处理器含有一结合、有源之依序的储存器(1,2),包含:a.若干有源储存器单元(10,2),各含有资讯以导致缩减运作之执行;以及b.连接至该储存器单元之一传输网(t1,t2,id,env,v0,v1,v2,v3,12,13,14,6,7,11,16,17),适于在每一缩减结果提供成该缩减运作之一结果后作一结合之调查,以供该储存器单元中之真正储存器单元具有该缩减之参考,且将该缩减结合地传输至该真正之储存器单元。2.根据申请专利范围第1项之缩减处理器,其中传输网路包含具有控制线(至、与自6之诸线)与资料线(t1,t2,id,env,v0,v1,v2,v3)之滙流配置,所有线系连接至各该储存器单元;与一控制设施系为所有该储存器单元所共用。3.根据申请专利范围第1项之缩减处理器,其中每一储存器单元(2;10;图4A,图4B),当使用时,包含必要实施一缩减运作之所有资讯。4.根据申请专利范围第3项之缩减处理器,其中该缩减资讯另外包含参考(VALUE/DES数値/指定)至至少该其它储存器单元之一,储存器单元之内容系由该参考联结于树结构中(图6B,6G,7B,8B;图5A至5F)。5.根据申请专利范围第1项之缩减处理器,其中该储存器单元之至少一单元,称为核心单元,是适于实施所有种类之缩减;而其余之单元,称之为目标储存器单元(10;图4A),是仅适于实施全部缩减某些种类之有限部份。6.根据申请专利范围第5项之缩减处理器,其中该目标储存器单元系包含于组合性之记忆体中具有:对外部控制之第一滙流配置(any type,Vr,cpb,set.s,match,r/w.s,r/w.b,r/w.r,Wand.a,Wand.b,Wor,s.a,reset.b,mode.a mode.a*,prech,ba,mode.b,grant.b,prio等),及对资料之第二储存器滙流配置(t1,t2,id,env,v0,v1,v2,v3),包含:数种该目标储存器单元以储存组合之资讯,设施(16,17)于各该目标储存器单元中以储存至少一记号,该记号指示至少选择状态或非选择状态对该目标储存器单元,实施搜寻运作于目标储存器单元之间以置定该记号之设施,以及所有该目标储存器单元均耦合至此之优先解码器(11),系自数该目标储存器单元之中选择其一。7.根据申请专利范围第6项之缩减处理器,其中至少一全球面滙流(12,13,14)经提供实施该储存器单元之间型式AND与OR逻辑运作,以及设施(17)于各储存器单元其中与该滙流排相沟通控制该控存器单元以参与实际逻辑运作。8.根据申请专利范围第5项之缩减处理器,其中各目标储存器单元包含若干资料储存器场(识别器,周遭,数値/指定0,数値/指定1,数値/指定2,数値/指定3),各目标储存器场能以储存一资料字,称之为数字字,与一标附其形式为标附字。9.根据申请专利范围第3项之缩减处理器,其中各储存器单元包含至少一属性储存器场(闲惰,地点,型式)以指示该储存器单元中之状态或诸状态。10.根据申请专利范围第5项之缩减处理器,其中核心单元系对结构性算术处理之算术单位,包含a.至少一输入/输出设施(V0,V1,V2,V3,id,env)系自、与至该目标储存器单元对资料储存单元之输入与输出,b.(S0.0至S3.3,F0至F3,ID,ENV)各调适储存一资料字,各资料字具有一标附部份、标附字,与一资讯部份、数字字,该标附部份包含一标附指示是否有关记录器于使用中或否,各该目录目系能储存既定数目之记录器,在记录中之各记录器之标附部份标附使用中者,指示目录表之一具有至少一部分储存于实际记录器中,及具有一部份储存于该实际记录器中之目录表包含一目录表指令为有关其为何种类之目录表,以及该等目录表之间关系之地点可自该等记录中目录表之配置显而易见,c.控制设施以控制该等记录器,及利用属于储存于该等记录器中目录表之目录表指令以配置该目录表于诸记录器中,以及依据该目录表指示配置记录器内容之输入/输出。11.根据申请专利范围第10项之缩减处理器,其中储存于记录器中之目录表系配置为一树目录表,其中目录表之一为根目录表。12.根据申请专利范围第11项之缩减处理器,其中至少一额外记录器(ID)经已提供,其中储存树之目录表之识别器系可储存者。13.根据申请专利范围第11或12项之缩减处理器,其中至少一额外记录器(ENV)经已提供,其中储存树目录表之周遭系可储存者。14.根据申请专利范围第10项之缩减处理器,包含一矩阵之记录器(S0.0至S3.3),具有一周边排(S0.0至S3.0)提供主记录器,该矩阵之纵列提供基础记录器。15.根据申请专利范围第14项之缩减处理器,其中藉提供若干辅助记录器(F0至F3)而供应该矩阵之外部。16.根据申请专利范围第11.12.14或15项之缩减处理器,其中目录表之该树之根目录表乃视即行储存实际树之位准而定,经调适而置于不同之记录器中。17.根据申请专利范围第11.12.14或15项之缩减处理器,其中有关实施何种缩减之资讯,倘其并非表示功能应用时,则可获自该根目录表之型式,而倘该型式确表示功能应用时,则此处之型式包含表示执行指令之指示码,该根目录表之第一元件包含指示码或表示功能定义目录表树之根,该控制设施经调适以驱动自根目录表之资讯。18.根据申请专利范围第10.11.12.14或15项之缩减处理器,其中该等记录器系以切片方式逻辑配置于核心单元之平面中,各平面自各记录器包含至多一记录器单元,于此各记录器单元系能储存一数元之资讯,及于此平面内记录器单元系相互连接。19.根据申请专利范围第5.6.7.10.11.12.14或15项之缩减处理器,其中该传输网经调适亦发射资讯自目标储存器单元中主要之目标储存器单元至由该传输网所选择核心单元中之记录器(ID,ENV,S0.0至S3.3,F0至F3),以及发射资讯自该等记录器至传输网所选择数目标储存器单元之一。20.根据申请专利范围第5.6.7.10.11.12.14或15项之缩减处理器,其中该传输网藉置换该等记录器与有关储存器单元之内容,调适以实施转输运作于核心单元中诸记录器与目标储存器单元之一不同。21.根据申请专利范围第1项之缩减处理器,其中一或数该储存器单元(2,10)经调适以储存一闭合,此系具有于树结构中位置、识别器、周遭、以及树之数値之执行性之指示,该识别器、周遭、与各个数値乃为闭合中之元件。22.根据申请专利范围第21项之缩减处理器,其中包含于闭合中之数値树包含叶元件,亦即端部元件与组合元件,各组合元件包含一状态与数値之目录表。23.根据申请专利范围第21或22项之缩减处理器,其中于闭合中执行性之指示具有至少两状态,其中第一状态为空载状态而第二状态则为执行状态。24.根据申请专利范围第21或22项之缩减处理器,其中于闭合中位置之指示具有至少两态,其中第一状态为节位置而第二状态则为根位置。25.根据申请专利范围第21项之缩减处理器,其中该闭合系由一标附字与一数字字所组成,该数字字系由若干数元所组成,各为真或假。26.根据申请专利范围第25项之缩减处理器,其中标附字区分为间接类与直接类。27.根据申请专利范围第8项之缩减处理器,其中其经调适以使用第一编码于二进字以表示整数之表示,与第二编码于二进数字以表示浮点数値之表示,以及其中该编码系如此即浮点表示系以如整数表示之相同之阶位而提供。28.根据申请专利范围第8项之缩减处理器,其中整数经调适而以排列二进编码储存于该元件中,以使所有之数値系自最小至最大之可表示之数値于连串之数字中而表示,各数字包含数数元値,其中零系表示于该连串数字之中间,而以二进数字具有二进数値真于其最高有效数元与具有二进数値假于其其余之数元中。29.根据申请专利范围第8项之缩减处理器,其中二进编码浮点数値表示包含一符号、幂数符号与码场、一幂数场与一尾数场,该幂数符号与码场具有一指示于幂数场与尾数场之间之划分位置,以使幂数与尾数场具有可变之长度。30.根据申请专利范围第29项之缩减处理器,其中表示数字数値字之字系以编码提供以供应该数字値至密积之表示,亦即每一编码表示之数値系对应于仅一平移之数値。31.根据申请专利范围第21.27.28.29或30项之缩减处理器,其中至少一些闭合指示系以不同之状态出现,各状态系以表示二进码之数数元所组成。32.根据申请专利范围第1项之缩减处理器,其中包含一数字算术单位以实施算术方面、逻辑与有关之运作于数字数値元件,包含:a)包含一组滙流排之输入,各滙流系以目录表中目录表元件之提供而运作。该目录表包含该目录表中诸字之指令资讯,b)该组滙流排连接于此之处理设施,实施运作于目录表中之诸字,依据该指令藉重写该诸字而使用指令资讯,以及c)一输出经调适以呈现此重写结果,包含一组具有如该输入组滙流排相同数字与配置之滙流排。33.根据申请专利范围第32项之缩减处理器,其中至少于该目录表中之一目录表元件系保留以包含指令资讯之表示且提供于一特定输入组之滙流排,以及受计算之数字数値表示经调适以提供于输入组滙流排其他之输入,以及该处理设施藉重写数字数値表示于输入目录表中经调适以实施计算。34.根据申请专利范围第32项之缩减处理器,其中数电路中,每一电路各适以实施特定运作于输入滙流排之数字数値表示,系提供以呈现彼等并联运作之结果,以及以指令资讯提供之控制驱动设施(1a;27)经调适以选择在所有实施之结果之中之实施结果足以对实际指令之执行而执行。35.根据申请专利范围第34项之缩减处理器,其中当该目录表经调适以包含一功能应用其中元件之一为指令码而其余则为指令之变数时,则该处理设施乃藉自输出重写与重循环该指令至输入以实施指令直至最后结果抵达时为时,而于各重写方面该处理设施经调适以重写目录表而包含修正之指令码字一倘适当时一以作实际之计算;且倘适当时,则随之以数値字。36.根据申请专利范围第1项之缩减处理器,其中若干第一阶位处理器系藉网路彼此连接,该相联之第一阶位处理器表示第二阶位缩减处理器。37.根据申请专利范围第1项之缩减处理器,其中为各第一阶位缩减处理器中一或数储存器单元经调适以储存闭合,此为可执行性、树结构中树中位置之指示,该识别器、周遭、与各个别数値为闭合中之元件,各闭合中之元件系由一标附字与一数字字所组成,该数字字系由若干数元所组成各为真或假,及该标附字系区分为间接类与直接类,以及该间接类元件之数元图型区分为域部份与位址部份。38.根据申请专利范围第37项之缩减处理器,其中数第一阶位缩减处理器(FOP1.1'至FOPM.M')相联为一方形场表示第二阶位缩减处理器,而方形场中之各第二阶位处理器包含一波道CAN(channel)进入该方形场中各邻接之第一阶位缩减处理器(图37A,37C与37D)。39.根据申请专利范围第38项之缩减处理器,其中该第二阶位缩减处理器依次区分为逻辑区域(图37C),各具一大小为2"乘2"之第一缩减处理器,该逻辑区域提供于规则图型中彼此之边以便遮覆该第二阶位缩减处理器之方形场。40.根据申请专利范围第39项之缩减处理器,其中该第一阶位处理器彼此连接于第二阶位处理器中,以使在第二阶位处理器之内之各区域藉在该第二阶位处理器内空间之内部之重界定而置换一半区域于每一方向中。41.根据申请专利范围第39或第40项之缩减处理器,其中至少一以位址提供之可参考之间接元件储存于各区域,该元件仅自其所属之区域内储存器单元可作参考。42.根据申请专利范围第37.38.39或40项之缩减处理器,其中数该第一阶位缩减处理器连接于阶层网路中(NET1至NETn),各网路为一滙流。43.根据申请专利范围第37.38.39或40项之缩减处理器,其中数该第一阶位缩减处理器连接于阶层网路中,各网路为一环(图39)。44.根据申请专利范围第37.38.39或40项之缩减处理器,其中数该第一阶位缩减处理器连接于阶层网路中,至少两种网路经以提供,第一种为滙流,而第二种则为环,以及第三种为方形场(图40)。45.根据申请专利范围第1项之缩减处理器,其中包含至少一孔道设施连接至该有源储存器设施,以及至少一周遭设施连接至该至少一孔道设施。46.根据申请专利范围第45项之缩减处理器,其中包含至少一比较器设施以比较提供于孔道设施之信号顺序(图34与35)与储存于至少一储存器单元之顺序,该储存之顺序具有未界定顺序元件(C)于该有源储存器设施,及设施(CU,3)倘比较产生明显之差别时,则重写该储存之顺序至无物,否则重写该储存之顺序至信号顺序与储存顺序之统一之特定顺序。47.根据申请专利范围第46项之缩减处理器,其中该比较设施实施比较于成群既定数字之目录表元件。48.根据申请专利范围第46项之缩减处理器,包含设施(3,during;7,8,9)以提供该信号顺序作为按时间改变之取样信号(图34)具有个别之取样时期,该信号顺序为一目录表之成群之元件,各群指示一持续期间之时间与在该时间期间至少一信号量。49.根据申请专利范围第48项之缩减处理器,其中各群中既定数之目录表元件为二而以对提供,各对包含时间与信号量之合并。50.根据申请专利范围第45.46.47.48或49项之缩减处理器,其中该目标储存器单元系提供于该有源储存器之结构中,以抽象语律明显或隐含编码之方式经调适以储存电脑程式,该语律乃藉表达之助而说明若干不同之抽象目标,各目标储存器单元设施能以适当资料及/或程式结构储存一次至少一语律表达之一部份。51.根据申请专利范围第44项之缩减处理器,其中若干于地理上分离之第二阶位缩减处理器GSOPS(geographicallyseparated second orderreductionprocessors)彼此连接以形成第三阶位缩减处理器。52.根据申请专利范围第51项之缩减处理器,其中藉区域限制组合性位址采用为第二阶位缩减处理器 SOPS(Second orderreduction processors),而实体位址采用为第三阶位缩减处理器。53.根据申请专利范围第52项之缩减处理器,其中各于第三阶位缩减处理器中在地理上分离之第二阶位缩减处理器(GSOP),包含设施以跟踪储存于其它GSOPS除子外之诸父。54.根据申请专利范围第53项之缩减处理器,其中跟踪非本地诸父之设施包含一资料结构于本地目标储存器中,该资料结构包含对具有非本地诸父每一子之目录表,该目录表包含至有关子之非本地诸父之位址,该位址包含识别第二阶位处理器(GSOP)之对,此非本地诸父即储存于其中。 |
