| 主权项 |
1.一种半导体元件,包括:一基底,其中设有一埋入绝缘层;复数个元件隔离层埋入该基底之复数个预定区域,以与该埋入绝缘层相接触;一闸极电极设置于该基底之一主动区域内,复数个闸极绝缘层之间之该预定区域上;复数个侧壁间隙壁,设置在该闸极电极之两侧,以具有较该闸极电极为厚之厚度;复数个源极/汲极区设置于该闸极电极的该基底之表面下方,具有复数个轻掺杂汲极区;以及一受损层,以一离子植入形成于该闸极下方之该些埋入绝缘层之界面。2.如申请专利范围第1项所述之半导体元件,其中该离子为氩、锗、矽其中之一。3.如申请专利范围第1项所述之半导体元件,其中该受损层之位置系透过该闸极之一厚度、该埋入绝缘层上之该基底之一厚度、以及该离子植入之能量调整。4.如申请专利范围第1项所述之半导体元件,其中该基底具有与该些源极/汲极区相反之一导电态。5.如申请专利范围第4项所述之半导体元件,其中该基底为p型,而该些源极/汲极区为n型。6.如申请专利范围第3项所述之半导体元件,其中该埋入绝缘层之厚度为800-2000A。7.如申请专利范围第3项所述之半导体元件,其中该闸极电极之厚度为1000-2000A。8.如申请专利范围第1项所述之半导体元件,其中该离子之浓度为11014平方公分。9.一种半导体元件的制造方法,包括下列步骤:形成一埋入绝缘层于一基底内;埋入一绝缘层于该基底之复数个预定区域内,与该埋入绝缘层接触,以形成复数个元件隔离层;形成一闸极绝缘层于该基底上,并形成一闸极电极具有一盖绝缘层;以该闸极电极作为一罩幕,进行一轻掺杂汲极区之离子植入步骤,并在该闸极之两侧形成复数个侧壁间隙壁,具有较该闸极电极为厚之厚度;移除该盖绝缘层,并植入氩离子于整个表面,以在该闸极下方之该埋入绝缘层之界面形成一受损层;以及将掺杂离子植入该闸极两侧之该基底,以形成复数个源极/汲极区。10.如申请专利范围第9项所述之制造方法,其中该些源极/汲极区系透过植入具有与该基底相反之一导电态之掺杂离子形成。11.如申请专利范围第10项所述之制造方法,其中该些源极/汲极区为n型,而该基底为p型。12.如申请专利范围第9项所述之制造方法,其中形成该些元件隔离层之步骤,更包括下列步骤:形成复数个沟渠于该基底之预定区域内;将一绝缘材料埋入该些沟渠内;以及进行一矽局部氧化法制程。13.如申请专利范围第9项所述之制造方法,其中该闸极系以一未掺杂之多晶矽层、一同步掺杂之多晶矽层、一多晶矽层与一金属矽化物组合之一堆叠结构、或是一多晶矽层与一金属组合之一堆叠结构形成。14.如申请专利范围第9项所述之制造方法,其中该受损层之位置系透过该闸极之一厚度、该埋入绝缘层上之该基底之一厚度、以及该离子植入之能量调整。15.如申请专利范围第14项所述之制造方法,其中该埋入绝缘层之厚度为800-2000A。16.如申请专利范围第14项所述之制造方法,其中该闸极电极之厚度为1000-2000A。17.如申请专利范围第14项所述之制造方法,其中该离子之浓度为11014平方公分。18.如申请专利范围第9项所述之制造方法,其中更进一步包括下列步骤:形成一金属矽化物层于该些源极/汲极区上。19.如申请专利范围第9项所述之制造方法,其中该盖绝缘层系为对该些侧壁间隙壁有一高蚀刻速率之一材质。20.如申请专利范围第9项所述之制造方法,其中矽离子或锗离子系用以取代氩离子。图式简单说明:第一图绘示为习知的一种半导体结构的剖面图;第二图A至第二图E为一种半导体元件的制造流程剖面绘示图;第三图绘示为本发明之一种半导体元件结构的剖面图;以及第四图A至第四图G为本发明之一种半导体元件的制造流程剖面绘示图。 |
