| 主权项 |
1.一种用来将一输入讯号与二原始的展频码作解展频的方法,包括下列步骤;(a)由该原始的展频码来形成二新码;(b)将该新码之多组成元素中不为零的组成元素乘上该输入讯号所需对应的组成元素,以形成对应的二暂时结果;以及(c)将该暂时结果结合以得到对应的二关联値。2.如申请专利范围第1项所述之方法,其中该步骤(a)包括将该原始的展频码所分别对应的组成元素相加的和値取二分之一,以及将该原始的展频码所分别对应的组成元素相减的差値取二分之一。3.如申请专利范围第1项所述之方法,其中该步骤(b)包括将该输入讯号与该新码作互斥或(XOR)或是相乘的运算,以得到一乘积。4. 如申请专利范围第3项所述之方法,其中该步骤进一步包括根据该新码中不为零的组成元素,将该乘积累加到该暂时结果的其中之一。5. 如申请专利范围第1项所述之方法,其中该步骤(c)进一步包括产生二暂时结果的和値与差値。6. 一种解展频系统,能够藉着产生二新码,且该新码的之多组成元素中同时只有其中之一为零,来将一输入讯号与二原始的展频码解展频,其中包括了:一第一加法器装置,用来结合该新码与该输入讯号,包含了对每一该新码形成对应的暂时结果的装置,且根据该新码中所对应的组成元素中何者不为零之组成元素来更新暂时结果的装置;以及一加法/减法器装置,用来结合该暂时结果,以产生最后的二关联値。7.如申请专利范围第6项所述之系统,其中该新码之组成元素包括,将该原始的展频码之组成元素相加的和値取二分之一,以及将该原始的展频码之组成元素相减的差値取二分之一。8.如申请专利范围第6项所述之系统,其中对每一该新码形成其对应的暂时结果的装置,包括了一互斥或逻辑闸。9.如申请专利范围第6项所述之系统,其中对每一该新码形成暂时结果的装置包括了二加法器,分别对应到该新码的其中一个。10.如申请专利范围第6项所述之系统,其中更新该暂时结果的装置包括了一加法器。11.如申请专利范围第6项所述之系统,其中用来结合该暂时结果的该加法/减法器装置包含了一加法器以及一减法器。12.一种双码关联器,其连结到一输入讯号与二新码,该新码所对应的组成元素中同时只有其一为零,该双码关联器包括:一解码器单元,用来接收该输入讯号与该新码;二加法器,用来连接到该解码器单元的输出和储存复数个暂时结果所对应的复数个暂存器;以及一加法/减法器电路,由该暂时结果产生二关联値。13.如申请专利范围第12项所述之双码关联器,其中该复数个暂存器进一步包括了分别对应于该新码其中之一的第一和第二暂存器;该双码关联器还包括了一解多工器,连结在该加法器的输出与第一、第二暂存器的输入之间,来根据一选择讯号决定将该加法器的输出引导到该第一暂存器或是该第二暂存器两者之一;一多工器连接在第一、第二暂存器的输出与该加法器的输入之间,来根据一选择讯号决定将第一暂存器与第二暂存器两者其一的输出引导至该加法器的输入;其中该选择讯号表示二新码中何者目前的数値不为零。14.如申请专利范围第12项所述之双码关联器,其中该复数个暂存器包括了第一与第二暂存器分别对应到该新码其中之一,该双码关联器还包括了:一控制电路产生一第一逻辑闸化的时脉,因而根据一选择讯号,来引导该加法器的输出到第一与第二暂存器其中之一;该控制电路也产生一第二逻辑闸化的时脉,因而根据一选择讯号,来引导该第一与第二暂存器其中之一的输出到该加法器的输入。15.如申请专利范围第12项所述之双码关联器,还包括了一第三与第四暂存器分别连接在该第一与第二暂存器和该加法/减法器电路之间。16.如申请专利范围第12项所述之双码关联器,其中该解码器单元包括了一互斥或逻辑闸(XOR)。17.一种双码关联器,其连结到一输入讯号与二新码,该新码所对应的组成元素中同时只有其一为零,该双码关联器包括:一加法电路,用来接收该输入讯号与一暂时结果;复数个暂存器,用来储存对应的该暂时结果;一引导电路,用来连接该输入讯号与该新码,且引导该暂时结果中,其中一适当的结果到该加法器电路,并且引导该加法电路的输出到该暂存器电路;以及一加法/减法器电路来从该暂时结果来形成二关联値。18.如申请专利范围第17项所述之双码关联器,其中该复数个暂存器包括了第一、第二、第三及第四暂存器分别对应于该新码与该输入讯号正负号之间的组合;其中该引导电路包括一解多工器电路,连接于该加法器的输出与该第一、第二、第三及第四暂存器的输入之间,并根据一选择讯号将该加法器的输出引导至该第一、第二、第三或第四暂存器的其中之一;一多工器电路连结于该第一、第二、第三及第四暂存器的输出与该加法器的一输入之间,来根据一选择讯号引导该第一、第二、第三或第四暂存器的输出至该加法器的输入;其中该选择讯号表示该新码与该输入讯号正负号之间的组合。19.如申请专利范围第17项所述之双码关联器,其中该复数个暂存器包括第一、第二、第三及第四暂存器分别对应到该新码与输入讯号正负号之间的组合;其中该引导电路包括一控制讯号来产生一第一逻辑闸化的时脉,因而根据一选择讯号,来引导该加法器的输出到该第一、第二、第三或第四暂存器其中之一;该控制电路也产生一第二逻辑闸化的时脉,因而根据一选择讯号,来引导第一、第二、第三第四暂存器其中之一的输出到该加法器的输入。20.如申请专利范围第17项所述之双码关联器,其中该加法电路包括一单一加法器,其中该解多工电路包括一解多工电路连接于该第一、第二、第三及第四暂存器与该单一加法器之间;其中该多工器电路包括一多工器电路连接于该第一、第二、第三及第四暂存器与该单一加法器之间。21.如申请专利范围第17项所述之双码关联器,其中该加法器包括一加法器负责累加正的该输入讯号,以及一加法器负责累加负的该输入讯号;其中该解多工电路包括一第一解多工器连接于该正加法器与该第一及第二暂存器之间;一第二解多工器连接于该负加法器与该第三及第四暂存器之间;其中该多工器电路包括一第一多工器连接于该第一及第二暂存器及该正加法器之间;一第二多工器连接于该第三及第四暂存器与该负加法器之间。22.如申请专利范围第17项所述之双码关联器,还包括第五、第六、第七及第八暂存器,分别连接于该加法/减法器电路与该第一、第二、第三与第四暂存器之间。23.如申请专利范围第17项所述之双码关联器,其中该加法/减法器电路包括了一加法器以及一减法器。24.一种双码晶元匹配滤波器,其包括:复数个滤波器级,而且这些滤波器级是以序列式的方式相连,其中每一滤波器级包括:一加法器接收输入讯号以及一来自上一滤波器级的输出,序列中的第一滤波器级接收一固定输入;复数个暂存器来储存该加法器的输出作为该滤波器级的一输出;以及一加法/减法器电路连接于序列中的最后一滤波器级输出来形成该双码晶元匹配滤波器的输出。25.如申请专利范围第24项所述之双码晶元匹配滤波器,其中的每一滤波器级包括一暂存器来储存该输入讯号26.如申请专利范围第24项所述之双码晶元匹配滤波器,其中该复数个暂存器包括二暂存器。27.如申请专利范围第24项所述之双码晶元匹配滤波器,其中该加法/减法器电路包括了一加法器与一减法器。图式简单说明:第一图是本发明所提出的解展频作业方法的流程图。第二图是本发明所提出的当输入讯号是以二补数表示时的系统方块图。第三图A及第三图B是本发明所提出的当输入讯号是以符号-大小表示时的系统方块图。第四图是本发明所提出的双码晶元匹配滤波器的方块图。第五图是一种标准设计的双码关联器的方块图,用来让本发明所提出的系统和传统的设计作比较时使用。第六图是一种标准设计的匹配滤波器的方块图,用来让本发明所提出的系统和传统的设计作比较时使用。 |
